微帶天線[加]I.J.鮑爾
標簽： I.J. 微帶天線
上傳時間： 2013-11-17
上傳用戶：jhksyghr
運用三維全波電磁仿真軟件對甚低頻T形面型天線進行電磁建模和仿真分析計算，分析了天線的輸入阻抗、有效高度、電容等電氣參數。在建模時考慮了鐵塔及不同頂容線模型的影響，并對有無鐵塔及不同鐵塔類型、以及天線不同形式時天線的輸入阻抗進行對比分析。
標簽： 低頻 天線 電氣 性能分析
上傳時間： 2013-10-13
上傳用戶：LouieWu
針對地面作戰、反恐處突等行動面臨的偵察難題，提出了研制一種微小型拋投式偵察球的解決方法。著重介紹偵察球無線控制系統的設計與實現。該系統主要由ATmega16微控制器、nRF905無線收發電路和直流電機調速控制電路等組成，設計完成了系統硬件電路以及各個部分的軟件。實驗表明，所提出的控制方案可行，能無線遙控偵察球完成預期的動作；且無線通訊距離最遠能達到400m；同時，該系統還具有良好的穩定性、快速性和準確性。
標簽： 偵察球 無線控制系統
上傳用戶：d815185728
縮短型3D角反射器天線.
標簽： 反射器 天線
上傳時間： 2013-11-18
上傳用戶：fanboynet
采用DQPSK 調制方式對NRZ, RZ 和CSRZ 3 種碼型進行調制, 研究40 Gb/ s 高速傳輸系統中這3 種不同類型的光信號。使用色散補償方式對高速光纖傳輸系統進行200 kM 的模擬仿真, 比較不同碼型的系統傳輸特性。分析表明CS- RZ- DQPSK 調制格式, 在較寬的入纖功率范圍內都能取得最小的眼圖張開代價。
標簽： DQPSK 高速傳輸 調制碼
上傳時間： 2013-10-17
上傳用戶：YKLMC
通過ARM9技術深入分析CIS圖像傳感器采集RGB圖像的過程和機理，將CIS輸出的模擬圖像信號及時有序地采集到MCU中，再精準地進行A/D轉換，最終經TFT顯屏獲得圖像信息，可實現便攜式CIS型掃描儀的功能，或進一步進行圖像智能識別及處理。
標簽： ARM9 CIS 便攜式
上傳時間： 2013-10-14
上傳用戶：bpgfl
雙極型與MOS半導體器件原理_黃均鼐.
標簽： MOS 雙極型 半導體器件
上傳時間： 2013-11-08
上傳用戶：hakim
基于抽象狀態機的網格系統設計和分析
標簽： 抽象 分 狀態 網格
上傳用戶：cazjing
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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基于單片機和FPGA的程控型邏輯分析儀設計與實現
標簽： FPGA 單片機 程控 邏輯分析儀
上傳時間： 2013-11-05
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