PID算法自從問世以來，一直受到廣泛的關(guān)注。隨著現(xiàn)代控制理論及智能控制技術(shù)的發(fā)展，PID算法也得到了長足的發(fā)展。結(jié)合傳統(tǒng)的PID控制算法，針對特定的控制領(lǐng)域，出現(xiàn)了一些新的控制算法，模糊PID控制算法就是在此基礎(chǔ)上漸漸形成并凸顯其控制特色。 同時隨著微電子技術(shù)的發(fā)展，現(xiàn)場可編程邏輯器件FPGA的發(fā)展及其EDA技術(shù)的日漸成熟，為集成控制芯片開拓了廣闊的發(fā)展空間。FPGA的發(fā)展為基于硬件的算法模塊的實現(xiàn)提供了可能性，同時節(jié)省了外圍的電路，使算法模塊的集成度大大提高。 本文針對當前國內(nèi)外在算法研究方面的熱點問題，對模糊PID算法進行了深入的分析和研究。通過對汽輪機調(diào)節(jié)系統(tǒng)的結(jié)構(gòu)分析，對其進行了數(shù)學建模。采用某汽輪機的實際設(shè)計運行參數(shù)，利用Matlab仿真軟件，對該汽輪機的數(shù)學模型進行了甩負荷動態(tài)特性仿真。仿真結(jié)果表明，模糊PID可以更好地解決汽輪發(fā)電機組在甩負荷過程中由于機組轉(zhuǎn)子飛升量太大而導(dǎo)致危急保安裝置動作，使得汽輪發(fā)電機組意外停機的問題，能夠保證汽輪發(fā)電機組在意外甩負荷時機組正常的機械運轉(zhuǎn)。根據(jù)模糊控制理論的特點及EDA技術(shù)和FPGA可編程邏輯器件的發(fā)展現(xiàn)狀，提出了在FPGA上實現(xiàn)模糊PID算法的具體實現(xiàn)方案。在綜合分析算法特性的基礎(chǔ)上，選擇Altera公司生產(chǎn)的CycloneⅡ系列中的EP2C35F672C6作為目標芯片，利用分層模塊化設(shè)計思想，在Altera公司提供的QuartusⅡ開發(fā)環(huán)境中，利用原理圖設(shè)計輸入和VHDL設(shè)計輸入相結(jié)合的方式實現(xiàn)了模糊PID控制算法，同時分別對實現(xiàn)的各個功能模塊和整個算法模塊進行了功能時序仿真。根據(jù)仿真結(jié)果分析，該設(shè)計實現(xiàn)了的模糊PID控制功能。 該控制算法模塊的FPGA實現(xiàn)很好的避免了因CPU或者其它問題導(dǎo)致算法程序跑飛、程序死循環(huán)、復(fù)位不可靠等問題，提高了控制的可靠性。同時加強了模塊的通用性，減少了系統(tǒng)硬件開發(fā)周期，節(jié)省了外圍設(shè)備的電路，降低了設(shè)計開發(fā)成本。
上傳時間： 2013-07-21
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全球定位系統(tǒng)(Global Positioning System—GPS)是新一代衛(wèi)星導(dǎo)航定位系統(tǒng)，具有全球、全天候、連續(xù)、高精度導(dǎo)航與定位功能，能夠為廣大用戶提供精確的三維坐標、速度和時間信息。因此，GPS系統(tǒng)被廣泛地應(yīng)用于生活中的各個領(lǐng)域。GPS系統(tǒng)用戶主要是各種型號的接收機，而捕獲跟蹤技術(shù)是接收機的關(guān)鍵技術(shù)，同時也是一個技術(shù)難點。在GPS接收機中，導(dǎo)航電文是用戶定位和導(dǎo)航的數(shù)據(jù)基礎(chǔ)，為了得到導(dǎo)航電文必須要對GPS信號進行捕獲跟蹤。本文詳細研究了GPS信號捕獲跟蹤技術(shù)，并進行了FPGA設(shè)計。 @@ 本文首先概述了GPS系統(tǒng)信號結(jié)構(gòu)和GPS接收機工作原理，對GPS信號調(diào)制機理進行詳細地闡述，重點分析了C/A碼生成原理和特性。 @@ 其次敘述了GPS信號捕獲的基礎(chǔ)理論，重點研究時域滑動相關(guān)捕獲方法，深入分析其算法和性能。用MATLAB中Simulink軟件包搭建了可自由修改參數(shù)的GPS中頻發(fā)生器，并在此平臺上，對GPS信號時域滑動相關(guān)捕獲算法進行仿真與分析。 @@ 接著重點研究了GPS信號跟蹤技術(shù)，系統(tǒng)分析碼跟蹤環(huán)路和載波跟蹤環(huán)路結(jié)構(gòu)框圖以及算法。在碼跟蹤環(huán)路方面，選用并分析了能分離載波的非相干超前滯后碼鎖定環(huán)的工作機理。在載波跟蹤環(huán)路中選用對導(dǎo)航電文數(shù)據(jù)相位翻轉(zhuǎn)不敏感的科斯塔斯環(huán)，并用數(shù)學模型分析GPS信號的解調(diào)過程。之后對整個跟蹤環(huán)路進行MATLAB仿真，結(jié)果表明環(huán)路參數(shù)設(shè)計滿足要求，并能成功解調(diào)出GPS導(dǎo)航電文。 @@ 最后本文在QuartusII環(huán)境下完成對GPS信號捕獲跟蹤系統(tǒng)的FPGA設(shè)計。根據(jù)對相關(guān)器硬件結(jié)構(gòu)框架，對算法中各個模塊的實現(xiàn)進行詳細的說明，包括頂層設(shè)計到CA碼、NCO等重要模塊設(shè)計，并給出了仿真結(jié)果。 @@關(guān)鍵詞：GPS接收機；捕獲；跟蹤；MATLAB仿真：FPGA
上傳時間： 2013-06-16
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隨著航天技術(shù)的發(fā)展，載人飛船、空間站等復(fù)雜航天器對空-地或空-空之間數(shù)據(jù)傳輸速率的要求越來越高。在此情況下，為了提高空間通信中數(shù)據(jù)傳輸?shù)目煽啃裕ＷC接收端分路系統(tǒng)能和發(fā)送端一致，必須要經(jīng)過幀同步。對衛(wèi)星基帶信號處理來說，幀同步是處理的第一步也是關(guān)鍵的一步。只有正確幀同步才能獲取正確的幀數(shù)據(jù)進行數(shù)據(jù)處理。因此，幀同步的效率，將直接影響到整個衛(wèi)星基帶信號處理的結(jié)果。 @@ 本設(shè)計在研究CCSDS標準及幀同步算法的基礎(chǔ)上，利用硬件描述語言及ISE9．2i開發(fā)平臺在基于FPGA的硬件平臺上設(shè)計并實現(xiàn)了單路數(shù)據(jù)輸入及兩路合路數(shù)據(jù)輸入的幀同步算法，并解決了其中可能存在的幀滑動及模糊度問題。在此基礎(chǔ)之上，針對兩路合路輸入時可能存在的兩路輸入不同步或幀滑動在兩路中分布不均勻問題，設(shè)計實現(xiàn)了兩路并行幀同步算法，并利用ModelSim SE 6．1f工具對上述算法進行了前仿真和后仿真，仿真結(jié)果表明上述算法符合設(shè)計要求。 @@ 本論文首先介紹了課題研究的背景及國內(nèi)外研究現(xiàn)狀，其次介紹了與本課題相關(guān)的基礎(chǔ)理論及系統(tǒng)的軟硬件結(jié)構(gòu)。然后對單路數(shù)據(jù)輸入幀同步、兩路數(shù)據(jù)合路輸入幀同步和兩路并行幀同步算法的具體設(shè)計及實現(xiàn)過程進行了詳細說明，并給出了后仿真結(jié)果及結(jié)果分析。最后，對論文工作進行了總結(jié)和展望，分析了其中存在的問題及需要改進的地方。 @@關(guān)鍵詞 FPGA；CCSDS；幀同步：模糊度；幀滑動
上傳時間： 2013-06-11
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調(diào)整視頻圖像的分辨率需要視頻縮放技術(shù)。如果圖像縮放技術(shù)的處理速度達到實時性要求就可以應(yīng)用于視頻縮放。 傳統(tǒng)圖像縮放技術(shù)利用插值核函數(shù)對已有像素點進行插值重建還原圖像。本文介紹了圖像插值的理論基礎(chǔ)一采樣定理，并對理想重建函數(shù)Sinc函數(shù)進行了討論。本文介紹了常用的線性圖像插值技術(shù)及像素填充、自適應(yīng)插值和小波域圖像縮放等技術(shù)。然后，本文討論了分級線性插值算法的思想，設(shè)計并實現(xiàn)了FPGA上的分級雙三次算法。最后本文對各種算法的縮放效果進行了分析和討論。 本文在分析現(xiàn)有視頻縮放算法基礎(chǔ)之上，提出了分級線性插值算法，并應(yīng)用在簡化線性插值算法中。分級線性插值算法以犧牲一定的計算精度為代價，用查找表代替乘法計算，降低了算法復(fù)雜度。本文設(shè)計并實現(xiàn)了分級雙三次插值算法，詳細說明了板上系統(tǒng)的模塊結(jié)構(gòu)。最后本文將分級線性插值算法與原線性插值算法效果圖進行比較，比較結(jié)果顯示分級插值算法與原算法誤差較小，在放大比例較小時可以取代原算法。結(jié)果證明分級雙三次線性插值算法的FPGA實現(xiàn)能夠滿足額定幀頻，可以進行實時視頻縮放。
上傳時間： 2013-04-24
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現(xiàn)代數(shù)字信號處理對實時性提出了很高的要求，當最快的數(shù)字信號處理器(DSP)仍無法達到速度要求時，唯一的選擇是增加處理器的數(shù)目，或采用客戶定制的門陣列產(chǎn)品。隨著可編程邏輯器件技術(shù)的發(fā)展，具有強大并行處理能力的現(xiàn)場可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優(yōu)勢。本文以此為背景，研究了基于FPGA的快速傅立葉變換、數(shù)字濾波、相關(guān)運算等數(shù)字信號處理算法的高效實現(xiàn)。 首先，針對圖像聲納實時性的要求和FPGA片內(nèi)資源的限制，設(shè)計了級聯(lián)和并行遞歸兩種結(jié)構(gòu)的FFT處理器。文中詳細討論了利用流水線技術(shù)和并行處理技術(shù)提高FFT處理器運算速度的方法，并針對蝶形運算的特點提出了一些優(yōu)化和改進措施。 其次，分析了具有相同結(jié)構(gòu)的數(shù)字濾波和相關(guān)運算的特點，采用了有乘法器和無乘法器兩種結(jié)構(gòu)實現(xiàn)乘累加(MAC)運算。無乘法器結(jié)構(gòu)采用分布式算法(DA)，將乘法運算轉(zhuǎn)化為FPGA易于實現(xiàn)的查表和移位累加操作，顯著提高了運算效率。此外，還對相關(guān)運算的時域多MAC方法及頻域FFT方法進行了研究。 最后，完成了圖像聲納預(yù)處理模塊。在一片EP2S60上實現(xiàn)了對160路信號的接收、濾波、正交變換以及發(fā)送等處理。實驗表明，本論文所有算法均達到了設(shè)計要求。
標簽： FPGA 數(shù)字信號處理 算法研究
上傳時間： 2013-06-09
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人臉自動識別技術(shù)是模式識別、圖像處理等學科的一個最熱門研究課題之一。隨著社會的發(fā)展,各方面對快速有效的自動身份驗證的要求日益迫切，而人臉識別技術(shù)作為各種生物識別技術(shù)中最重要的方法之一，已經(jīng)越來越多的受到重視。對于具有實時，快捷，低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。 本文詳細分析了智能人臉識別算法原理，發(fā)展概況和前景，包括人臉檢測算法，人眼定位算法，預(yù)處理算法，PCA和ICA 算法，詳細分析了項目情況，系統(tǒng)劃分，軟硬件平臺的資源和使用。并在ISE軟件平臺上，用硬件描述語言(verilog HDL)對算法部分嚴格按照FPGA代碼風格進行了RTL 硬件建模，并對C++算法進行了優(yōu)化處理，通過仿真與軟件算法結(jié)果進行比對，評估誤差，最后在VirtexII Pro FPGA 上進行了綜合實現(xiàn)。 主要研究內(nèi)容如下： 首先，對硬件平臺xilinx的VirtexII Pro FPGA 上的系統(tǒng)資源進行了描述和研究，對存儲器sdram,RS-232 串口，JTAG 進行了研究和調(diào)試，對Coreconnect的OPB總線仲裁機理進行了兩種算法的比較，RTL 設(shè)計，仿真和綜合。利用ISE和VC++軟件平臺，對verilog和C++算法進行同步比較測試，使每步算法對應(yīng)正確的結(jié)果。對軟硬件平臺的合理使用使得在項目中能盡可能多的充分利用硬件資源，制板時正確選型，以及加快設(shè)計和調(diào)試進度。其次，對人臉識別算法流程中的人臉檢測，人眼定位，預(yù)處理，識別算法分別進行了比較研究，選取其中各自性能最好的一種算法對其原理進行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現(xiàn)優(yōu)異。人眼定位采用小塊合并算法，因為它具有快速，準確，弱時實的特點。預(yù)處理算法采用直方圖均衡加平滑的算法，簡單，高效。 識別算法采用PCA 加ICA 算法，它能最大的弱化姿態(tài)和光照對人臉識別的影響。 最后，使用Verilog HDL 硬件描述語言進行算法的RTL 建模，在C++算法的基礎(chǔ)上，保證原來效果的前提下，根據(jù)FPGA 硬件特點對算法進行了優(yōu)化。視頻輸入輸出是人臉識別的前提，它提供FPGA 上算法需要處理的數(shù)據(jù)，預(yù)處理算法在C++算法的基礎(chǔ)上進行了優(yōu)化，最大的減少了運算量，提高了運算速度，16 位計算器模塊使得在算法實現(xiàn)時可以根據(jù)系統(tǒng)要求，在FPGA的ip 核和自己設(shè)計的模塊之間選擇性能更好的一個來調(diào)用，F(xiàn)IFO的設(shè)計提供同步和異步時鐘域的數(shù)據(jù)緩存。設(shè)計在ISE和VC++軟件平臺同時進行，隨時對verilog和C++數(shù)據(jù)進行監(jiān)測和比對。全部設(shè)計模塊通過仿真，達到預(yù)定的性能要求，并在FPGA 上綜合實現(xiàn)。
上傳時間： 2013-07-13
上傳用戶：李夢晗
現(xiàn)代通信朝著全網(wǎng)IP化的進程逐步發(fā)展，越來越多的通信需要IP路由查找；同時光纖技術(shù)的發(fā)展，使得比特速率達到了20Gbps，路由技術(shù)成了整個通信系統(tǒng)的瓶頸，迫切需要一種具有高查找性能，低成本的路由算法，能夠適應(yīng)大規(guī)模應(yīng)用。 本文研究了一種高性能、低成本的路由算法。在四分支并行路由查找算法的基礎(chǔ)上，實現(xiàn)了雙分支并行，每個分支流水查找的16-8-8路由算法。該算法由三級表構(gòu)成，長度小于16的前綴通過擴展成為長度16的前綴存儲在第一級表中；長度小于24位的前綴通過擴展成為長度24的前綴存儲在前兩級表中；長度大于24的前綴則通過專門的存儲空間進行存儲。將IP路由的二維查找轉(zhuǎn)化為一維精確查找，每次查找最多訪問存儲器3次，就可以查得下一跳的路由信息。使用Verilog語言實現(xiàn)了本文提出的算法，并對算法進行了功能仿真。為了實現(xiàn)低成本，該算法采用了FPGA和SSRAM的硬件結(jié)構(gòu)實現(xiàn)。 功能仿真表明本文設(shè)計的算法查找速度能適應(yīng)20Gbps的接口轉(zhuǎn)發(fā)速率。
上傳時間： 2013-04-24
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Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號轉(zhuǎn)換成與顯示屏固定分辨率一致的信號，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計方法，給出了scaler的設(shè)計及FPGA驗證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對scaler的總體結(jié)構(gòu)進行了設(shè)計；通過對圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對其計算進行分析和簡化，降低了計算的復(fù)雜度。FPGA設(shè)計中，采用列縮放與行縮放分開處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢在于：行列縮放可以同時進行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計。此外，本文還介紹了其他輔助模塊的設(shè)計，包括DVI接口信號處理模塊、縮放參數(shù)計算與控制模塊以及輸出信號檢測與時序濾波模塊。 本設(shè)計使用Verilog HDL對各模塊進行了RTL級描述，并使用Quartus II7.2進行了邏輯仿真，最后使用Altera公司的FPGA芯片來進行驗證。通過邏輯驗證和系統(tǒng)仿真，證明該scaler的設(shè)計達到了預(yù)期的目標。對于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時間： 2013-05-30
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在幾乎所有現(xiàn)代通訊和計算機網(wǎng)絡(luò)領(lǐng)域中，安全問題都起著非常重要的作用。隨著網(wǎng)絡(luò)應(yīng)用的迅速發(fā)展，對安全的要求也逐漸加強。目前影響最大的三類公鑰密碼是RSA公鑰密碼、EIGamal公鑰密碼和橢圓曲線公鑰密碼。但超橢圓曲線密碼是比橢圓曲線密碼更難攻破的密碼體制，且可以在更小的基域上達到與橢圓曲線密碼相同的安全程度。雖然超橢圓曲線密碼體制在理論上已經(jīng)基本成熟，但由于它的計算復(fù)雜性大，所以在具體實現(xiàn)上還需要進一步研究。實現(xiàn)超橢圓曲線密碼系統(tǒng)，對于增強信息系統(tǒng)的安全性和研究更高強度的加密系統(tǒng)都有著重要的理論意義和較高的應(yīng)用價值，相信超橢圓曲線密碼系統(tǒng)將會有更好的應(yīng)用前景。 對于密碼系統(tǒng)，我們希望它占用的空間更少，實現(xiàn)的時間更短，安全性更高。論文研究超橢圓曲線密碼中的加密算法，對主要算法進行實現(xiàn)比較并提出軟硬協(xié)調(diào)思想實現(xiàn)超橢圓曲線密碼系統(tǒng)就是為了達到這個目標。 論文先介紹了超橢圓曲線密碼系統(tǒng)中有限域上的兩個核心運算——有限域乘法運算和有限域求逆運算。對有限域乘法運算的全串行算法和串并混合算法在FPGA上用VHDL語言進行了實現(xiàn)，并對它們的結(jié)果進行對比，重點在于對并行度不同的串并混合算法進行實現(xiàn)比較，找到面積和速度的最佳結(jié)合點。通過對算法的實現(xiàn)和比較，發(fā)現(xiàn)理論上面積和速度協(xié)調(diào)性較好的8位串并混合算法在實際中協(xié)調(diào)性并不是很好，最終得出結(jié)論，在所做實驗的四種情況中，面積和速度協(xié)調(diào)性較好的算法是4位串并混合算法。隨后論文對有限域求逆運算的三種算法在FPGA上用VHDL語言進行實現(xiàn)比較，找到單獨實現(xiàn)有限域求逆運算較好的算法(MIMA域求逆算法)和可以與域乘法運算相結(jié)合的算法(使用域乘法求逆的算法)，為軟硬協(xié)調(diào)實現(xiàn)超橢圓曲線系統(tǒng)思想的提出打下基礎(chǔ)。 論文然后提出了軟硬協(xié)調(diào)的方法實現(xiàn)超橢圓曲線系統(tǒng)的思想，并對整個系統(tǒng)進行了軟硬件部分的劃分。通過分析，將標量乘算法，除子算法和多項式環(huán)算法劃分到軟件部分，并對其中的標量乘運算進行了詳細的分析介紹，將有限域算法歸于硬件部分并對其進行了簡單描述。在最后對全文進行總結(jié)，提出進一步需要開展的工作。
上傳時間： 2013-04-24
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LDPC(Low Density Parity Check)碼是一類可以用非常稀疏的校驗矩陣或二分圖定義的線性分組糾錯碼，最初由Gallager發(fā)現(xiàn)，故亦稱Gallager碼.它和著名Turbo碼相似，具有逼近香農(nóng)限的性能，幾乎適用于所有信道，因此成為近年來信道編碼界研究的熱點。 LDPC碼的奇偶校驗矩陣呈現(xiàn)稀疏性，其譯碼復(fù)雜度與碼長成線性關(guān)系，克服了分組碼在長碼長時所面臨的巨大譯碼計算復(fù)雜度問題，使長編碼分組的應(yīng)用成為可能。而且由于校驗矩陣的稀疏特性，在長的編碼分組時，相距很遠的信息比特參與統(tǒng)一校驗，這使得連續(xù)的突發(fā)差錯對譯碼的影響不大，編碼本身就具有抗突發(fā)差錯的特性。 本文首先介紹了LDPC碼的基本概念和基本原理，其次，具體介紹了LDPC碼的構(gòu)造和各種編碼算法及其生成矩陣的產(chǎn)生方法，特別是準循環(huán)LDPC碼的構(gòu)造以及RU算法、貪婪算法，并在此基礎(chǔ)上采用貪婪算法對RU算法進行了改進。 最后，選用Altera公司的Stratix系列FPGA器件EPls25F67217，實現(xiàn)了碼長為504的基于RU算法的LDPC編碼器。在設(shè)計過程中，為節(jié)省資源、提高速度，在向量存儲時采用稀疏矩陣技術(shù)，在向量相加時采用通過奇校驗直接判定結(jié)果的方法，在向量乘法中，采用了前向迭代方法，避開了復(fù)雜的矩陣求逆運算。結(jié)果表明，該編碼器只占用約10％的邏輯單元，約5％的存儲單元，時鐘頻率達到120MHz，數(shù)據(jù)吞吐率達到33Mb/s，功能上也滿足編碼器的要求。
上傳時間： 2013-06-09
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