7705驅(qū)動程序圖3-2 AD7705電路 AD7705的串行數(shù)據(jù)接口包括5個信號，其中片選輸入CS、串行時鐘輸入 SCLK、數(shù)據(jù)輸入DIN、轉(zhuǎn)換數(shù)據(jù)輸出口D0UT用于傳輸數(shù)據(jù)，狀態(tài)信號DRDY輸出用于指示什么時候輸出數(shù)據(jù)寄存器的數(shù)據(jù)準(zhǔn)備就緒，可以讀取。當(dāng)DRDY為低電平時．轉(zhuǎn)換數(shù)據(jù)可用；當(dāng)為高電平時，輸出寄存器正在更新數(shù)據(jù)，不能讀取數(shù)據(jù)。
上傳時間： 2013-12-17
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微機原理與接口知識點總結(jié)： 1.緒論：計算機系統(tǒng)組成；馮諾依曼體系結(jié)構(gòu)；進制之間的轉(zhuǎn)換；數(shù)的原碼、反碼、補碼表示；補碼加減法運算；溢出判斷 2.通用計算機工作原理：指令格式；存儲器模型；程序如何自動執(zhí)行 3.CPU工作原理：CPU的基本構(gòu)成（運算器、控制器、寄存器），各個部分的功能；CPU的工作原理；CPU的具體實例8086內(nèi)部結(jié)構(gòu)；8086的地址構(gòu)成（邏輯地址與物理地址關(guān)系）；8086存儲器分段概念；8086存儲器組織（存儲順序）；8086的外部引腳；8086處理器的基本時序。
標(biāo)簽： 接口資料1
上傳時間： 2016-01-03
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lm75A溫度數(shù)字轉(zhuǎn)換器 FPGA讀寫實驗Verilog邏輯源碼Quartus工程文件+文檔資料,FPGA為CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做為你的學(xué)習(xí)設(shè)計參考。LM75A 是一個使用了內(nèi)置帶隙溫度傳感器和模數(shù)轉(zhuǎn)換技術(shù)的溫度數(shù)字轉(zhuǎn)換器。它也是一個溫度檢測器，可提供一個過熱檢測輸出。LM75A 包含許多數(shù)據(jù)寄存器：配置寄存器用來存儲器件的某些配置，如器件的工作模式、OS 工作模式、OS 極性和OS 故障隊列等（在功能描述一節(jié)中有詳細描述）；溫度寄存器（Temp），用來存儲讀取的數(shù)字溫度；設(shè)定點寄存器（Tos & Thyst），用來存儲可編程的過熱關(guān)斷和滯后限制，器件通過2 線的串行I2C 總線接口與控制器通信。LM75A 還包含一個開漏輸出（OS），當(dāng)溫度超過編程限制的值時該輸出有效。LM75A 有3 個可選的邏輯地址管腳，使得同一總線上可同時連接8個器件而不發(fā)生地址沖突。LM75A 可配置成不同的工作條件。它可設(shè)置成在正常工作模式下周期性地對環(huán)境溫度進行監(jiān)控或進入關(guān)斷模式來將器件功耗降至最低。OS 輸出有2 種可選的工作模式：OS 比較器模式和OS 中斷模式。OS 輸出可選擇高電平或低電平有效。故障隊列和設(shè)定點限制可編程，為了激活OS 輸出，故障隊列定義了許多連續(xù)的故障。溫度寄存器通常存放著一個11 位的二進制數(shù)的補碼，用來實現(xiàn)0.125℃的精度。這個高精度在需要精確地測量溫度偏移或超出限制范圍的應(yīng)用中非常有用。正常工作模式下，當(dāng)器件上電時，OS 工作在比較器模式，溫度閾值為80℃，滯后75℃，這時，LM75A就可用作一個具有以上預(yù)定義溫度設(shè)定點的獨立的溫度控制器。module LM75_SEG_LED ( //input input sys_clk ,input sys_rst_n ,inout sda_port ,//output output wire seg_c1 ,output wire seg_c2 ,output wire seg_c3 ,output wire seg_c4 ,output reg seg_a ,output reg seg_b ,output reg seg_c ,output reg seg_e ,output reg seg_d ,output reg seg_f ,output reg seg_g ,output reg seg_h , output reg clk_sclk );//parameter define parameter WIDTH = 8;parameter SIZE = 8;//reg define reg [WIDTH-1:0] counter ;reg [9:0] counter_div ;reg clk_50k ;reg clk_200k ;reg sda ;reg enable ;
標(biāo)簽： lm75a 數(shù)字轉(zhuǎn)換器 fpga verilog
上傳時間： 2021-10-27
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在數(shù)字技術(shù)高速發(fā)展的今天，有許多芯片被用作數(shù)據(jù)交換的核心器件，以起到承上啟下數(shù)據(jù)交換的權(quán)紐作用。FPGA即現(xiàn)場可編程門陣列，由于其運行速度快且具有可編程的靈活性，現(xiàn)在已經(jīng)成為EDA設(shè)計的主要邏輯器件，SPI接口技術(shù)是一種高速高效率的串行接口技術(shù)，主要用于擴展外設(shè)和進行數(shù)據(jù)交換，在許多高檔的單片機中，已經(jīng)作為一種配置標(biāo)準(zhǔn)。如AT8958252.ADC812等等，使工程技術(shù)人員在設(shè)計系統(tǒng)時具有更大的靈活性，因而受到工程技術(shù)人員的歡迎。但像MCS51系列、MCS96系列等應(yīng)用非常廣泛的單片機并不帶SPI接口，這樣就限制了在這些系統(tǒng)中使用帶SPI接口的器件。該文將用軟件模擬SPI接口時序的方法來實現(xiàn)MCU與FPGA之間的數(shù)據(jù)換換。1 SP1總線接口概述SPI（Serial Peripheral Interfce-串行外設(shè)接口）總線系統(tǒng)是一種同步串行外設(shè)接口，允許MCU與各種外圍設(shè)備以串行方式進行通信、數(shù)據(jù)交換。SPIT在芯片的管腳上只占用4根線，節(jié)約了芯片的管腳，同時為PCB的布局上節(jié)省空間，提供方便，正是出于這種簡單易用的特性，現(xiàn)在越來越多的芯片集成了這種通信協(xié)議.SPI是一個環(huán)形總線結(jié)構(gòu)，由SS（CS）、SCK.SDI SD0構(gòu)成，其時序其實很簡單，主要是在SK的控制下，兩個雙向移位寄存器進行數(shù)據(jù)交換。SPI主要特點有：可以同時發(fā)出和接收串行數(shù)據(jù)；可以當(dāng)作主機或從機工作：提供頻率可編程時鐵發(fā)送結(jié)束中斷標(biāo)志；寫沖突保護；總線競爭保護等。
上傳時間： 2022-06-26
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HX711是一款專為高精度電子秤而設(shè)計的24位A/D轉(zhuǎn)換器芯片。與同類型其它芯片相比，該芯片集成了包括穩(wěn)壓電源、片內(nèi)時鐘振蕩器等其它同類型芯片所需要的外圍電路，具有集成度高、響應(yīng)速度快、抗干擾性強等優(yōu)點。降低了電子秤的整機成本，提高了整機的性能和可靠性。該芯片與后端MCU 芯片的接口和編程非常簡單，所有控制信號由管腳驅(qū)動，無需對芯片內(nèi)部的寄存器編程。輸入選擇開關(guān)可任意選取通道A 或通道B，與其內(nèi)部的低噪聲可編程放大器相連。通道A 的可編程增益為128 或64，對應(yīng)的滿額度差分輸入信號幅值分別為±20mV或±40mV。通道B 則為固定的64 增益，用于系統(tǒng)參數(shù)檢測。芯片內(nèi)提供的穩(wěn)壓電源可以直接向外部傳感器和芯片內(nèi)的A/D 轉(zhuǎn)換器提供電源，系統(tǒng)板上無需另外的模擬電源。芯片內(nèi)的時鐘振蕩器不需要任何外接器件。上電自動復(fù)位功能簡化了開機的初始化過程。
標(biāo)簽： hx711 A/D轉(zhuǎn)換器
上傳時間： 2022-07-24
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固態(tài)硬盤是一種以FLASH為存儲介質(zhì)的新型硬盤。由于它不像傳統(tǒng)硬盤一樣以高速旋轉(zhuǎn)的磁盤為存儲介質(zhì)，不需要浪費大量的尋道時間，因此它有著傳統(tǒng)硬盤不可比擬的順序和隨機存儲速度。同時由于固態(tài)硬盤不存在機械存儲結(jié)構(gòu)，因此還具有高抗震性、無工作噪音、可適應(yīng)惡劣工作環(huán)境等優(yōu)點。隨著計算機技術(shù)的高速發(fā)展，固態(tài)硬盤技術(shù)已經(jīng)成為未來存儲介質(zhì)技術(shù)發(fā)展的必然趨勢。 本文以設(shè)計固態(tài)硬盤控制芯片IDE接口部分為項目背景，通過可編程邏輯器件FPGA，基于ATA協(xié)議并使用硬件編程語言verilog，設(shè)計了一個位于設(shè)備端的IDE控制器。該IDE控制器的主要作用在于解析主機所發(fā)送的IDE指令并控制硬盤設(shè)備進行相應(yīng)的狀態(tài)遷移和指令操作，從而完成硬盤設(shè)備端與主機端之間基本的狀態(tài)通信以及數(shù)據(jù)通信。論文主要完成了幾個方面的內(nèi)容。第一：論文從固態(tài)硬盤的基本結(jié)構(gòu)出發(fā)，分析了固態(tài)硬盤IDE控制器的功能性需求以及寄存器傳輸、PIO傳輸和UDMA傳輸三種ATA協(xié)議主要傳輸模式所必須遵循的時序要求，并概括了IDE控制器設(shè)計的要點和難點；第二：論文設(shè)計了IDE控制器的總體功能框架，將IDE控制器從功能上分為寄存器部分、頂層控制模塊、異步FIFO模塊、PIO控制模塊、UDMA控制模塊以及CRC校驗?zāi)K六大子功能模塊，并分析了各個子功能模塊的基本工作原理和具體功能設(shè)計；第三：論文以設(shè)計狀態(tài)機流程和主要控制信號的方式實現(xiàn)了各個具體子功能模塊并列舉了部分關(guān)鍵代碼，同時給出了主要子功能模塊的時序仿真圖；最后，論文給出了基于PIO傳輸模式和基于UDMA傳輸模式的具體指令操作流程實現(xiàn)，并通過SAS邏輯分析儀和QuartusⅡ?qū)DE控制器進行了功能測試和分析，驗證了本論文設(shè)計的正確性。
上傳時間： 2013-07-31
上傳用戶：liangrb
隨著信息時代的到來，用戶對數(shù)據(jù)保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經(jīng)信道傳輸后，到達接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對固定，性能強，不但可以糾正隨機差錯，而且對突發(fā)錯誤的糾錯能力也很強，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計了一種便于硬件實現(xiàn)的脈動關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實現(xiàn)。由于進行了超前運算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時延時更小。 本論文設(shè)計了C++仿真平臺，并與HDL代碼結(jié)果進行了對比驗證。Verilog HDL代碼經(jīng)過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態(tài)時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設(shè)計在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸，達到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟價值。
上傳時間： 2013-04-24
上傳用戶：思琦琦
MP3音樂是目前最為流行的音樂格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設(shè)計方法，實現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻如下： (1)使用算法融合方法合并MP3解碼過程的相關(guān)步驟，以減少緩沖區(qū)存儲單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個算法步驟融合在一起進行設(shè)計，可以省去存儲中間計算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計技術(shù)，設(shè)置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問公共緩存技術(shù)，合理規(guī)劃各計算子模塊的工作時序，將數(shù)據(jù)計算的時間隱藏在訪存過程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設(shè)計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺，實現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統(tǒng)頻率可達69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。
上傳時間： 2013-07-01
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“計算機組成原理”是計算機專業(yè)的一門核心課程。傳統(tǒng)的計算機組成原理實驗是在指令格式、尋址方式、運算器、控制器、存儲器等都相對固定的情況下進行，學(xué)生主要進行功能實現(xiàn)和驗證，缺少自主設(shè)計和創(chuàng)新過程。 為改變這種狀況，須更新現(xiàn)有的計算機組成原理實驗系統(tǒng)。采用FPGA芯片作為載體，使用EDA開發(fā)工具，用硬件描述語言實現(xiàn)不同的硬件邏輯，再與硬件的輸入輸出接口線路相連，最終組成一臺可用于組成實驗教學(xué)的完整計算機系統(tǒng)。這期間學(xué)生將掌握組成原理實驗系統(tǒng)的各個部件的功能及其相互之間如何協(xié)作。本實驗系統(tǒng)能夠讓學(xué)生完成有關(guān)計算機組成原理的部件實驗和整機實驗：部件實驗包括加法器、乘法器、除法器、算術(shù)邏輯運算單元、控制器、存儲器等；整機實驗可以獨立實現(xiàn)各部件的功能描述。該系統(tǒng)能夠幫助學(xué)生鞏固課堂知識并增強設(shè)計能力。 為實現(xiàn)上述目的，依據(jù)EDA技術(shù)的開發(fā)流程和方法，建立了一個完整的體系，其中包括控制模塊、內(nèi)存模塊、運算器模塊、通用寄存器組及其控制部件、程序計數(shù)器、地址寄存器、指令寄存器、時序部件、數(shù)據(jù)控制部件、狀態(tài)值控制部件，以及為幫學(xué)生調(diào)試而專門設(shè)計的輸出觀察部件。在Quartus Ⅱ開發(fā)環(huán)境下，使用Altera公司FPGA芯片，采用VHDL，語言設(shè)計并實現(xiàn)了上述模塊。經(jīng)過仿真測試，所實現(xiàn)的各功能模塊作為獨立部件時能完成各自功能：而將這些部件組合起來的整機系統(tǒng)，可以執(zhí)行程序段和進行各種運算處理，達到了設(shè)計要求。
標(biāo)簽： FPGA 計算機組成原理 實驗系統(tǒng)
上傳時間： 2013-06-01
上傳用戶：hebmuljb
隨著以太網(wǎng)技術(shù)的不斷發(fā)展，網(wǎng)絡(luò)的傳輸速度已經(jīng)由最初的10M發(fā)展到現(xiàn)在的10,000M。用可編程邏輯器件(FPGA)實現(xiàn)以太網(wǎng)控制器與其它SOC系統(tǒng)的互連成為當(dāng)前的研究熱點。本文闡述了MAC層的FPGA設(shè)計、仿真及測試；介紹了整個系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分，并對各個模塊的設(shè)計過程進行了詳細闡述，接著介紹了開發(fā)環(huán)境和驗證工具，同時給出測試方案、驗證數(shù)據(jù)、實現(xiàn)結(jié)果及時序仿真波形圖。 對MAC層的主要功能模塊如:發(fā)送模塊、接收模塊、MAC流程控制模塊、寄存器模塊、MⅡ接口模塊和主機接口模塊以及CRC，CSMA/CD，HASH表等算法給出了基于FPGA及硬件描述語言的解決方法。 本課題針對以下三個方面進行了研究并取得一定的成果: 1)FPGA開發(fā)平臺的硬件實現(xiàn)。選用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作為測試的核心器件，采用LXT971芯片作為物理層芯片，AT91RM9200作為數(shù)據(jù)輸入源和雙blockram作為幀緩存搭建FPGA硬件驗證開發(fā)平臺。 2)基于FPGA實現(xiàn)以太網(wǎng)控制器。用VerilogHDL語言構(gòu)建以太網(wǎng)控制器，實現(xiàn)CSMA/CD協(xié)議、10M/100M自適應(yīng)以及與物理層MⅡ接口等。 3)采用片上系統(tǒng)通用的WS接口。目的是便于與具有通用接口的片上系統(tǒng)互連，也為構(gòu)建SOC上處理器提供條件。 本論文實現(xiàn)了一個基于WS總線接口可裁減的以太網(wǎng)MAC控制器IP軟核，為設(shè)計具有自主知識產(chǎn)權(quán)的以太網(wǎng)MAC控制器積累了經(jīng)驗。同時，為與其它WS接口的控制器實現(xiàn)直接互連創(chuàng)造了條件，對高層次設(shè)計這一先進ASIC設(shè)計方法也有了較為深入的認識。
標(biāo)簽： 10M100M FPGA 以太網(wǎng)控制器
上傳時間： 2013-07-17
上傳用戶：bruce
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