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接地保護(hù)

H-Bridge.rar

protel原理圖 H橋電機驅(qū)動器特點：5-7V低電壓供電，帶升壓電路產(chǎn)生12V以上柵極驅(qū)動電壓，兩片so-8小體積mos管半橋驅(qū)動芯片保證驅(qū)動效果本電路已應(yīng)用到多個直流電機驅(qū)動板上，最大驅(qū)

標(biāo)簽： H-Bridge

上傳時間： 2013-06-02

上傳用戶：zhuoying119
H.264

h.264文檔學(xué)習(xí)，參考資料，比較全，內(nèi)容新-h.264 document learning

標(biāo)簽： 264

上傳時間： 2013-08-04

上傳用戶：czl10052678
H.264編碼解碼器源碼(c語言).zip

可以用H.264編碼解碼器源碼(c語言)

標(biāo)簽： 264 zip 編碼解碼器源碼

上傳時間： 2013-07-08

上傳用戶：wmwai1314
H-JTAG-V0.6.1.zip

The driver of H-JTAG is open and free for ARM debug

標(biāo)簽： H-JTAG-V zip

上傳時間： 2013-05-18

上傳用戶：ynsnjs
EasyJTAG-H

EasyJTAG-H仿真器支持ARM7系列和ARM9的部分芯片，支持ADS1.2集成開發(fā)環(huán)境，該文檔纖細介紹了其安裝和應(yīng)用。-EasyJTAG

標(biāo)簽： EasyJTAG-H

上傳時間： 2013-05-31

上傳用戶：sunjet
USB3.0–SATA橋接芯片MB86C30A的主要規(guī)范,pdf datasheet

USB3.0–SATA橋接芯片MB86C30A的主要規(guī)范:*CBC (密碼段鏈接):一種適合加密模塊數(shù)據(jù)的AES 模式。*XTS (帶調(diào)整和密文竊取的XEX 加密模式):IEE

標(biāo)簽： datasheet SATA USB 3.0

上傳時間： 2013-06-10

上傳用戶：asdfasdfd
H.264幀內(nèi)預(yù)測算法優(yōu)化及幾個重要模塊的FPGA實現(xiàn)

H.264作為新一代視頻編碼標(biāo)準(zhǔn)，相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2，在相同畫質(zhì)下，平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語法結(jié)構(gòu)和解碼器結(jié)構(gòu)，實現(xiàn)靈活性極大，其規(guī)定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應(yīng)用，因此。H.264的編碼器的設(shè)計可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復(fù)雜度卻比一般編碼器高的多。本文對H.264進行了編碼復(fù)雜度分析，并統(tǒng)計了整個軟件編碼中計算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內(nèi)預(yù)測編碼的效率。在該算法下進行幀內(nèi)預(yù)測時，為了得到一個宏塊的預(yù)測模式，需要進行592次率失真代價計算。因此為了降低幀內(nèi)預(yù)測模式選擇的計算復(fù)雜度，本文改進了幀內(nèi)預(yù)測模式選擇算法。實踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內(nèi)編碼時間平均節(jié)約60﹪以上，對編碼的實時性有較大幫助。為了實現(xiàn)實時編碼，考慮到FPGA的高效運算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實現(xiàn)。首先研究了H.264編碼器硬件實現(xiàn)架構(gòu)，并對影響編碼速度，且具有硬件實現(xiàn)優(yōu)越性的幾個重要部分進行了算法研究和FPGA.實現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對這些模塊進行了綜合和時序仿真，并將驗證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進行了在線測試，驗證了該系統(tǒng)對輸入的殘差數(shù)據(jù)實時壓縮編碼的功能。本文對H.264編碼器幀內(nèi)預(yù)測模式選擇算法的改進，算法實現(xiàn)簡單，對軟件編碼的實時性有很大幫助。本文對在單片F(xiàn)PGA上實現(xiàn)H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設(shè)計有著積極的借鑒性。

標(biāo)簽： FPGA 264 幀內(nèi)預(yù)測算法優(yōu)化

上傳時間： 2013-05-25

上傳用戶：refent
基于H.264的網(wǎng)絡(luò)視頻監(jiān)控的FPGA實現(xiàn)研究

隨著科學(xué)技術(shù)的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統(tǒng)在工業(yè)生產(chǎn)、日常生活、警備與軍事方面的應(yīng)用越來越廣泛。采用基于 FPGA 的SOPC技術(shù)、H．264壓縮編碼技術(shù)和網(wǎng)絡(luò)傳輸控制技術(shù)實現(xiàn)網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)，在穩(wěn)定性、功能、成本與擴展性等方面都有著突出的優(yōu)勢，具有重要的學(xué)術(shù)意義與實用意義，本課題所設(shè)計的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)由以Nios Ⅱ為核心的嵌入式圖像服務(wù)器、相關(guān)網(wǎng)絡(luò)設(shè)備與若干PC機客戶端組成。嵌入式圖像服務(wù)器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續(xù)監(jiān)聽網(wǎng)絡(luò)。PC機客戶端可通過網(wǎng)絡(luò)對服務(wù)器進行遠程訪問，接收編碼數(shù)據(jù)，使用H．264解碼算法重建圖像并實時顯示，使監(jiān)控人員有效地掌握現(xiàn)場情況，在嵌入式圖像服務(wù)器設(shè)計階段，本文首先進行了芯片選型與開發(fā)平臺選擇。然后構(gòu)建圖像采集子系統(tǒng)，采用雙緩存乒乓交換的方法設(shè)計圖像采集用戶自定義模塊。接著設(shè)計雙Nios Ⅱ架構(gòu)的SOPC系統(tǒng)，闡述了雙軟核設(shè)計中定制連接、內(nèi)存芯片共享、數(shù)據(jù)搬移、通信與互斥的解決方法。同時完成了網(wǎng)絡(luò)服務(wù)器的設(shè)計，采用μC/OS-Ⅱ進行多任務(wù)的管理與調(diào)度， H．264視頻壓縮編解碼算法設(shè)計與實現(xiàn)是本文的重點。文中首先分析H．264．標(biāo)準(zhǔn)，規(guī)劃編解碼器結(jié)構(gòu)。接著設(shè)計了16×16幀內(nèi)預(yù)測算法，并設(shè)計宏塊掃描方式，采用兩次判決策略進行預(yù)測模式選擇。然后設(shè)計4×4子塊掃描方式，編寫整數(shù)變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結(jié)合的方案，針對除拖尾系數(shù)之外的非零系數(shù)值編碼子算法，實現(xiàn)了一種基于表示范圍判別的編碼方法。最后設(shè)計了網(wǎng)絡(luò)傳輸?shù)拇a流組成格式，并針對編碼算法設(shè)計相應(yīng)解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數(shù)下壓縮率與失真度的變化。算法驗證完成后，本文進行了PC機客戶端設(shè)計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務(wù)器與若干客戶端接入網(wǎng)絡(luò)進行聯(lián)合調(diào)試，構(gòu)建完整的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)，實驗結(jié)果表明，本系統(tǒng)視頻壓縮率高，監(jiān)控圖像質(zhì)量良好，充分證明了系統(tǒng)軟硬件與圖像編解碼算法設(shè)計成功。本系統(tǒng)具有成本低、擴展性好及適用范圍廣等優(yōu)點，發(fā)展前景十分廣闊。

標(biāo)簽： FPGA 264 網(wǎng)絡(luò)視頻監(jiān)控實現(xiàn)研究

上傳時間： 2013-08-03

上傳用戶：88mao
基于FPGA技術(shù)的星載高速復(fù)接器設(shè)計

隨著空間科學(xué)任務(wù)的增加,需要處理的空間科學(xué)數(shù)據(jù)量激增,要求建立一個高速的空間數(shù)據(jù)連接網(wǎng)絡(luò).高速復(fù)接器作為空間飛行器星上網(wǎng)絡(luò)的關(guān)鍵設(shè)備,其性能對整個空間數(shù)據(jù)網(wǎng)絡(luò)的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進行異步速率調(diào)整,應(yīng)用VHDL語言和可編程門陣列FPGA技術(shù),對多個信號源數(shù)據(jù)進行數(shù)據(jù)打包、信道選通調(diào)度和多路復(fù)接的方法.設(shè)計中,用VHDL語言對高速復(fù)接器進行行為級建模,為了驗證這個模型,首先使用軟件進行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進行仿真,在軟件邏輯仿真取得預(yù)期結(jié)果后,繼續(xù)設(shè)計硬件電路,設(shè)計出的實際電路實現(xiàn)了將來自兩個不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復(fù)接成一路符合CCSDS協(xié)議的位流業(yè)務(wù)數(shù)據(jù).在實驗調(diào)試中對FPGA的輸出數(shù)據(jù)進行檢驗,同時對設(shè)計方法進行驗證.驗證結(jié)果完全符合設(shè)計目標(biāo).應(yīng)用硬件可編程邏輯芯片F(xiàn)PGA設(shè)計高速復(fù)接器,大幅度提高了數(shù)據(jù)的復(fù)接速率,可應(yīng)用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復(fù)接任務(wù).

標(biāo)簽： FPGA 星載復(fù)接器

上傳時間： 2013-07-17

上傳用戶：wfl_yy
數(shù)字復(fù)接器的FPGA設(shè)計與實現(xiàn)

該文首先分析了線路碼的一般問題;其次分析了正碼速調(diào)整的基本原理及所涉及的一般問題,并說明了用FPGA進行電路設(shè)計的一般方法;最后分析了該系統(tǒng)所產(chǎn)生的抖動,如抖動的產(chǎn)生,分類以及如何減小抖動等,并對該課題所產(chǎn)生的兩類抖動即正碼速調(diào)整引入的侯時抖動和平滑鎖相環(huán)引入的抖動進行了分析,并用Matlab仿真工具對鎖相環(huán)的抖動與其環(huán)路帶寬之間的關(guān)系進行了仿真與計算. 作者的工作主要包括: 1.利用FPGA完成了復(fù)接、分接系統(tǒng)的設(shè)計和調(diào)試.2.利用FPGA完成了HDB3線路碼的設(shè)計與調(diào)試.3.利用鎖相環(huán)完成了碼速恢復(fù).4,對該復(fù)接分接系統(tǒng)所產(chǎn)生的抖動進行了理論分析和仿真.5.對FPGA進行了誤碼率測試,誤碼性能優(yōu)于10

標(biāo)簽： FPGA 數(shù)字復(fù)接器

上傳時間： 2013-04-24

上傳用戶：songnanhua