使用時鐘PLL的源同步系統時序分析一）回顧源同步時序計算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數的意義：Etch Delay：與常說的飛行時間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過仿真結果的后處理得來。請看下面圖示：圖一為實際電路，激勵源從輸出端，經過互連到達接收端，傳輸延時如圖示Rmin，Rmax，Fmin，Fmax。圖二為對應輸出端的測試負載電路，測試負載延時如圖示Rising，Falling。通過這兩組值就可以計算得到Etch Delay 的最大和最小值。
電路分析基礎電路分析基礎Fundamentals of Electric CircuitsFundamentals of Electric Circuits多媒體教學課件多媒體教學課件北京理工大學北京理工大學Beijing Institute of TechnologyBeijing Institute of Technology
目錄•第一章集總電路中電壓、電流的約束關系•第二章運用獨立電流、電壓變量的分析方法•第四章分解法及單口網絡•第三章疊加方法與網絡函數•第六章電容元件和電感元件•第七章一階電路•第八章二階電路•第十章正弦穩態功率和能量三相電路•第九章阻抗與導納•第十一章電路的頻率響應•第十二章耦合電感和理想變壓器
