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數字量

基于ARM的全數字B型超聲診斷儀的設計與研究

超聲理論與技術的快速發展，使超聲設備不斷更新，超聲檢查已成為預測和評價疾病及其治療結果不可缺少的重要方法。超聲診斷技術不僅具有安全、方便、無損、廉價等優點，其優越性還在于它選用診斷參數的多樣性及其在工程上實現的靈活性。全數字B超診斷儀基于嵌入式ARM9+FPGA硬件平臺、LINUX嵌入式操作系統，是一種新型的、操作方便的、技術含量高的機型。它具有現有黑白B超的基本功能，能夠對超聲回波數據進行靈活的處理，從而使操作更加方便，圖象質量進一步提高，并為遠程醫療、圖像存儲、拷貝等打下基礎，是一種很有發展前景、未來市場的主打產品。全數字B型超聲診斷儀的基本技術特點是用數字硬件電路來實現數據量極其龐大的超聲信息的實時處理，它的實現主要倚重于FPGA技術。現在FPGA已經成為多種數字信號處理（DSP）應用的強有力解決方案。硬件和軟件設計者可以利用可編程邏輯開發各種DSP應用解決方案。可編程解決方案可以更好地適應快速變化的標準、協議和性能需求。本論文首先闡述了醫療儀器發展現狀和嵌入式計算機體系結構及發展狀況，提出了課題研究內容和目標。然后從B超診斷原理及全數字B超診斷儀設計入手深入分析了B型超聲診斷儀的系統的硬件體系機構。對系統的總體框架和ARM模塊設計做了描述后，接著分析了超聲信號進行數字化處理的各個子模塊、可編程邏輯器件的結構特點、編程原理、設計流程以及ARM處理模塊和FPGA模塊的主要通訊接口。接著，本論文介紹了基于ARM9硬件平臺的LINUX嵌入式操作系統的移植和設備驅動的開發，詳細描述了B型超聲診斷儀的軟件環境的架構及其設備驅動的詳細設計。最后對整個系統的功能和特點進行了總結和展望。

標簽： ARM 全數字儀的設計超聲診斷

上傳時間： 2013-05-28

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基于FPGA的FFT數字處理器的硬件實現

DFT(Discrete Fourier Transformation)是數字信號分析與處理如圖形、語音及圖像等領域的重要變換工具,直接計算DFT的計算量與變換區間長度N的平方成正比.當N較大時,因計算量太大,直接用DFT算法進行譜分析和喜好的實時處理是不切實際的.快速傅里葉變換(Fast Fourier Transformation,簡稱FFT)使DFT運算效率提高1~2個數量級.本文的目的就是研究如何應用FPGA這種大規模可編程邏輯器件實現FFT的算法.本設計主要采用先進的基-4DIT算法研制一個具有實用價值的FFT實時硬件處理器.在FFT實時硬件處理器的設計實現過程中,利用遞歸結構以及成組浮點制運算方式,解決了蝶形計算、數據傳輸和存儲操作協調一致問題.合理地解決了位增長問題.同時,采用并行高密度乘法器和流水線(pipeline)工作方式,并將雙端口RAM、只讀ROM全部內置在FPGA芯片內部,使整個系統的數據交換和處理速度得以很大提高,實際合理地解決了資源和速度之間相互制約的問題.本設計采用Verilog HDL硬件描述語言進行設計,由于在設計中采用Xilinx公司提供的稱為Core的IP功能塊極大地提高了設計效率.

標簽： FPGA FFT 數字處理器硬件實現

上傳時間： 2013-06-20

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基于DSPFPGA的數字電視條件接收系統

這篇論文以數字電視條件接收系統為研究對象，系統硬件設計以DSP和FPGA為實現平臺，采用以DSP實現其加密算法、以FPGA實現其外圍電路，對數字電視條件接收系統進行設計。首先根據數字電視條件接收系統的原理及其軟硬分離的發展趨勢，提出采用 DSP+FPGA結構的設計方式，將ECC與AES加密算法應用于SK與CW的加密；根據其原理對系統進行總體設計，同時對系統各部分的硬件原理圖進行詳細設計，并進行 PCB設計。其次采用從上而下的設計方式，對FPGA實現的邏輯功能劃分為各個功能模塊，然后再對各個模塊進行設計、仿真。采用Quartus Ⅱ7.2軟件對FPGA實現的邏輯功能進行設計、仿真。仿真結果表明：基于通用加擾算法(CSA)的加擾器模塊，滿足TS流加擾要求；塊加密模塊的最高時鐘頻率達到229.89MHz，流加密模塊的最高時鐘頻率達到331.27MHz，對于實際的碼流來說，具有比較大的時序裕量；DSP接口模塊滿足 ADSP BF-535的讀寫時序；包處理模塊實現對加密后數據的包處理。最后對條件接收系統中加密算法程序采用結構化、模塊化的編程方式進行設計。 ECC設計時采用C語言與匯編語言混合編程，充分利用兩種編程語言的優勢。將ECC 與AES加密算法在VisualDSP++3.0開發環境下進行驗證，并下載至ADSP BF-535評估板上運行。輸出結果表明：有限域運算匯編語言編程的實現方式，其運行速度明顯提高， 192位加法提高380個時鐘周期，32位乘法提高92個時鐘周期；ECC與AES達到加密要求。上述工作對數字電視條件接收系統的設計具有實際的應用價值。關鍵詞：條件接收，DSP，FPGA，ECC，AEs

標簽： DSPFPGA 數字電視條件接收系統

上傳時間： 2013-07-03

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數字與模擬電路設計技巧

數字與模擬電路設計技巧IC與LSI的功能大幅提升使得高壓電路與電力電路除外，幾乎所有的電路都是由半導體組件所構成，雖然半導體組件高速、高頻化時會有EMI的困擾，不過為了充分發揮半導體組件應有的性能，電路板設計與封裝技術仍具有決定性的影響。模擬與數字技術的融合由于IC與LSI半導體本身的高速化，同時為了使機器達到正常動作的目的，因此技術上的跨越競爭越來越激烈。雖然構成系統的電路未必有clock設計，但是毫無疑問的是系統的可靠度是建立在電子組件的選用、封裝技術、電路設計與成本，以及如何防止噪訊的產生與噪訊外漏等綜合考慮。機器小型化、高速化、多功能化使得低頻/高頻、大功率信號/小功率信號、高輸出阻抗/低輸出阻抗、大電流/小電流、模擬/數字電路，經常出現在同一個高封裝密度電路板，設計者身處如此的環境必需面對前所未有的設計思維挑戰，例如高穩定性電路與吵雜(noisy)性電路為鄰時，如果未將噪訊入侵高穩定性電路的對策視為設計重點，事后反復的設計變更往往成為無解的夢魘。模擬電路與高速數字電路混合設計也是如此，假設微小模擬信號增幅后再將full scale 5V的模擬信號，利用10bit A/D轉換器轉換成數字信號，由于分割幅寬祇有4.9mV，因此要正確讀取該電壓level并非易事，結果造成10bit以上的A/D轉換器面臨無法順利運作的窘境。另一典型實例是使用示波器量測某數字電路基板兩點相隔10cm的ground電位，理論上ground電位應該是零，然而實際上卻可觀測到4.9mV數倍甚至數十倍的脈沖噪訊(pulse noise)，如果該電位差是由模擬與數字混合電路的grand所造成的話，要測得4.9 mV的信號根本是不可能的事情，也就是說為了使模擬與數字混合電路順利動作，必需在封裝與電路設計有相對的對策，尤其是數字電路switching時，ground vance noise不會入侵analogue ground的防護對策，同時還需充分檢討各電路產生的電流回路(route)與電流大小，依此結果排除各種可能的干擾因素。以上介紹的實例都是設計模擬與數字混合電路時經常遇到的瓶頸，如果是設計12bit以上A/D轉換器時，它的困難度會更加復雜。

標簽： 數字模擬電路設計技巧

上傳時間： 2013-11-16

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用AT89C2051單片機制作的數字電容表

用AT89C2051單片機制作的數字電容表：AT89C2051作為AT89C51的簡化版雖然去掉了P0、P2等端口，使I/O口減少了，但是卻增加了一個電壓比較器，因此其功能在某些方面反而有所增強，如能用來處理模擬量、進行簡單的模數轉換等。本文利用這一功能設計了一個數字電容表，可測量容量小于2微法的電容器的容量，采用3位半數字顯示，最大顯示值為1999，讀數單位統一采用毫微法（nf），量程分四檔，讀數分別乘以相應的倍率。

標簽： C2051 2051 89C AT

上傳時間： 2013-11-19

上傳用戶：wuyuying
數字與模擬電路設計技巧

數字與模擬電路設計技巧IC與LSI的功能大幅提升使得高壓電路與電力電路除外，幾乎所有的電路都是由半導體組件所構成，雖然半導體組件高速、高頻化時會有EMI的困擾，不過為了充分發揮半導體組件應有的性能，電路板設計與封裝技術仍具有決定性的影響。模擬與數字技術的融合由于IC與LSI半導體本身的高速化，同時為了使機器達到正常動作的目的，因此技術上的跨越競爭越來越激烈。雖然構成系統的電路未必有clock設計，但是毫無疑問的是系統的可靠度是建立在電子組件的選用、封裝技術、電路設計與成本，以及如何防止噪訊的產生與噪訊外漏等綜合考慮。機器小型化、高速化、多功能化使得低頻/高頻、大功率信號/小功率信號、高輸出阻抗/低輸出阻抗、大電流/小電流、模擬/數字電路，經常出現在同一個高封裝密度電路板，設計者身處如此的環境必需面對前所未有的設計思維挑戰，例如高穩定性電路與吵雜(noisy)性電路為鄰時，如果未將噪訊入侵高穩定性電路的對策視為設計重點，事后反復的設計變更往往成為無解的夢魘。模擬電路與高速數字電路混合設計也是如此，假設微小模擬信號增幅后再將full scale 5V的模擬信號，利用10bit A/D轉換器轉換成數字信號，由于分割幅寬祇有4.9mV，因此要正確讀取該電壓level并非易事，結果造成10bit以上的A/D轉換器面臨無法順利運作的窘境。另一典型實例是使用示波器量測某數字電路基板兩點相隔10cm的ground電位，理論上ground電位應該是零，然而實際上卻可觀測到4.9mV數倍甚至數十倍的脈沖噪訊(pulse noise)，如果該電位差是由模擬與數字混合電路的grand所造成的話，要測得4.9 mV的信號根本是不可能的事情，也就是說為了使模擬與數字混合電路順利動作，必需在封裝與電路設計有相對的對策，尤其是數字電路switching時，ground vance noise不會入侵analogue ground的防護對策，同時還需充分檢討各電路產生的電流回路(route)與電流大小，依此結果排除各種可能的干擾因素。以上介紹的實例都是設計模擬與數字混合電路時經常遇到的瓶頸，如果是設計12bit以上A/D轉換器時，它的困難度會更加復雜。

標簽： 數字模擬電路設計技巧

上傳時間： 2014-02-12

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榮柵式數字千分表轉換接口。數字千分表使用的是桂林廣陸的表。配有實物圖片說明

榮柵式數字千分表轉換接口。數字千分表使用的是桂林廣陸的表。配有實物圖片說明，現在已經量產

標簽： 數字千分實物

上傳時間： 2015-05-19

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步進電動機的角位移量與輸入脈沖數嚴格成正比

步進電動機的角位移量與輸入脈沖數嚴格成正比，電動機轉動一圈后，沒有累積誤差，所以步進電動機是數字控制系統常用的執行電動機，并且廣泛的應用在小衛星上。為了使步進電動機在小衛星上安全運行必需在地面做相應的檢測。下面介紹在小衛星有效載荷地面檢測儀中利用WindowsXP多媒體定時器實現步進電動機高精度控制的方法。

標簽： 步進電動機正角位移脈沖

上傳時間： 2015-11-06

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DFT(Discrete Fourier Transformation)是數字信號分析與處理如圖形、語音及圖像等領域的重要變換工具

DFT(Discrete Fourier Transformation)是數字信號分析與處理如圖形、語音及圖像等領域的重要變換工具，直接計算DFT的計算量與變換區間長度N的平方成正比。當N較大時，因計算量太大，直接用DFT算法進行譜分析和信號的實時處理是不切實際的。快速傅立葉變換(Fast Fourier Transformation，簡稱FFT)使DFT運算效率提高1～2個數量級。其原因是當N較大時，對DFT進行了基4和基2分解運算。FFT算法除了必需的數據存儲器ram和旋轉因子rom外，仍需較復雜的運算和控制電路單元，即使現在,實現長點數的FFT仍然是很困難。本文提出的FFT實現算法是基于FPGA之上的，算法完成對一個序列的FFT計算，完全由脈沖觸發，外部只輸入一脈沖頭和輸入數據，便可以得到該脈沖頭作為起始標志的N點FFT輸出結果。由于使用了雙ram，該算法是流型(Pipelined)的，可以連續計算N點復數輸入FFT，即輸入可以是分段N點連續復數數據流。采用DIF(Decimation In Frequency)-FFT和DIT(Decimation In Time)-FFT對于算法本身來說是無關緊要的，因為兩種情況下只是存儲器的讀寫地址有所變動而已，不影響算法的結構和流程，也不會對算法復雜度有何影響。

標簽： Transformation Discrete Fourier DFT

上傳時間： 2016-04-12

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用VC實現PC并行端口數字信息的輸入/輸出目前

用VC實現PC并行端口數字信息的輸入/輸出目前，在實驗室和工業應用的各種控制系統中，串口是常用的計算機與外部控制系統之間的數據傳輸通道。由于串行通信方便易行，所以應用廣泛。但是使用串行通信，在實時性、速度、數據量等方面受到限制。而計算機的并行端口傳輸數據時是一次性傳送8個位（一個字節）或更多，由于傳輸量較大，因此數據的傳輸速度要比串口快，在許多必須講究傳輸速度的控制系統里，用PC并行端口與之連接就是一個很好的解決方案

標簽： 并行端口數字信息輸入輸出

上傳時間： 2016-05-06

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