介紹了應用VHDL技術設計嵌入式全數字鎖相環路的方法，詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA實現。
標簽： VHDL 嵌入式 全數字 鎖相環路
上傳時間： 2013-08-11
上傳用戶：yare
CPLD VHDL 數碼管程序 流水燈程序 時鐘程序CPLD VHDL 數碼管程序 流水燈程序 時鐘程序
標簽： CPLD VHDL 數碼管 程序
上傳用戶：huang111
基于FPGA的全數字鎖相環設計,內有設計過程和設計思想
標簽： FPGA 全數字 鎖相環
上傳時間： 2013-08-13
上傳用戶：fqscfqj
verilog編寫基于fpga的鑒相器模塊
標簽： verilog fpga 編寫 模塊
上傳時間： 2013-08-19
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基于FPGA設計數字鎖相環，提出了一種由微分超前/滯后型檢相器構成數字鎖相環的Verilog-HDL建模方案
標簽： FPGA 數字鎖相環
上傳用戶：Huge_Brother
針對高頻感應加熱電源中用傳統的模擬鎖相環跟蹤頻率所存在的問題,提出一種非常適合于高頻感應加熱的\r\n新型的數字鎖相環。使用FPGA 內底層嵌入功能單元中的數字鎖相環74HCT297 ,并添加少量的數字電路來實現。最后利\r\n用仿真波形驗證該設計的合理性和有效性。整個設計負載范圍寬、鎖相時間短,現已成功應用于100 kHz/ 30 kW 的感應加\r\n熱電源中。
標簽： 高頻感應 加熱電源 模擬鎖相環 頻率
上傳時間： 2013-08-22
上傳用戶：nairui21
關于數字鎖相環的一點東西,可以下來看看\r\n
標簽： 數字鎖相環
上傳時間： 2013-08-26
上傳用戶：7891
Verilog實現的DDS正弦信號發生器和測頻測相模塊，DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數據通過引腳傳輸給單片機，單片機進行計算和顯示。
標簽： Verilog DDS 正弦信號發生器 模塊
上傳時間： 2013-08-28
上傳用戶：asdfasdfd
工作原理：\r\n 脈沖輸入，記錄30個脈沖的間隔時間（總時間），LED顯示出來，牽涉到數碼管的輪流點亮，以及LED的碼。輸入端口一定要用個\r\n74LS14整一下，圖上沒有。數碼管使用共陰數碼管。MAXPLUS編譯。\r\n測試時將光電門的信號端一塊連接到J2口的第三管腳，同時第一管腳為地，應該與光電門的地連接（共地）。\r\n開始測試：\r\n 按下按鍵，應該可以見到LED被點亮，指示可以開始轉動轉動慣量盤，等遮光片遮擋30次光電門后，\r\n LED熄滅，數碼管有數字顯示，此為時間值，單位為秒，與
標簽： CPLD LED 控制 數碼管
上傳時間： 2013-09-05
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運用PTOTEUS仿真74595對6個LED數碼管的驅動顯示，了解串口的數據傳送模式。
標簽： PTOTEUS 74595 LED 仿真
上傳時間： 2013-09-21
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