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數(shù)字前端芯片

  • 基于FPGA的視頻采集與顯示系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).rar

    隨著微電子技術(shù)的高速發(fā)展,實(shí)時(shí)圖像處理在多媒體、圖像通信等領(lǐng)域有著越來(lái)越廣泛的應(yīng)用。FPGA就是硬件處理實(shí)時(shí)圖像數(shù)據(jù)的理想選擇,基于FPGA的圖像處理專用系統(tǒng)的研究將成為信息產(chǎn)業(yè)的新熱點(diǎn)。 @@ 本文詳細(xì)介紹了一種基于FPGA開發(fā)板的實(shí)時(shí)圖像采集與顯示系統(tǒng),該系統(tǒng)由前端視頻采集單元、圖像存儲(chǔ)單元、圖像顯示單元三部分組成。它的主要功能有:對(duì)攝像頭送來(lái)的視頻數(shù)據(jù)進(jìn)行采集,并采用PHILIPS公司的專用視頻解碼芯片SAA7113將模擬視頻轉(zhuǎn)化成數(shù)字視頻;將采集進(jìn)來(lái)的數(shù)據(jù)存儲(chǔ)到FPGA開發(fā)板內(nèi)嵌的SDRAM中;采用PHILIPS公司的專用視頻編碼芯片SAA7121將數(shù)字視頻信號(hào)轉(zhuǎn)換為模擬信號(hào)送顯示器輸出。 @@ 系統(tǒng)在Quartus II 5.0、Model Sim6.0軟件平臺(tái)下開發(fā)并在硬件上得到實(shí)現(xiàn),達(dá)到預(yù)期效果。FPGA實(shí)現(xiàn)圖像采集顯示是一種有效,簡(jiǎn)便、經(jīng)濟(jì)的方法,因此該課題具有廣闊的應(yīng)用前景和市場(chǎng)價(jià)值。 @@關(guān)鍵詞:FPGA,I2C總線,視頻采集,SDRAM,視頻顯示

    標(biāo)簽: FPGA 視頻采集 顯示系統(tǒng)

    上傳時(shí)間: 2013-06-06

    上傳用戶:rhl123

  • GSM接收機(jī)同步技術(shù)研究與基于FPGA和DSP的接收機(jī)設(shè)計(jì).rar

    GSM是全球使用最為廣泛的一種無(wú)線通信標(biāo)準(zhǔn),不僅在民用領(lǐng)域,也在鐵路GSM-R等專用領(lǐng)域發(fā)揮著極為重要的作用。由于無(wú)線信道具有瑞利衰落和延時(shí)效應(yīng),在通信系統(tǒng)的收發(fā)兩端也存在不完全匹配等未知因素,因此接收的信號(hào)疊加有各種誤差因素的影響。GSM接收機(jī)的實(shí)現(xiàn)離不開系統(tǒng)的同步,為了得到更好的同步質(zhì)量,就必須對(duì)GSM基帶同步技術(shù)進(jìn)行研究,選擇一種最合適的同步算法。GSM的同步既有時(shí)間同步,也有頻率同步。 @@ 軟件無(wú)線電是當(dāng)前通信領(lǐng)域引入注目的熱點(diǎn)之一。長(zhǎng)期以來(lái),GSM的接收和解調(diào)都是由專用的ASIC芯片來(lái)完成的,通過(guò)軟件來(lái)實(shí)現(xiàn)GSM接收機(jī)的基帶算法,體現(xiàn)了軟件無(wú)線電技術(shù)的思想,選擇用它們來(lái)實(shí)現(xiàn)的GSM接收機(jī)具有靈活、可靠、擴(kuò)展性好的優(yōu)點(diǎn)。 @@ 論文主要討論GSM接收機(jī)同步算法與基于FPGA和DSP的GSM接收機(jī)設(shè)計(jì), @@  主要內(nèi)容包括: @@ 通過(guò)相關(guān)理論知識(shí)的學(xué)習(xí),設(shè)計(jì)驗(yàn)證了GSM基帶同步算法。對(duì)FB時(shí)間同步,討論了包絡(luò)檢測(cè)和FFT變換兩種不同的方法;對(duì)SB時(shí)間同步,介紹實(shí)相關(guān)和復(fù)相關(guān)兩種方法;對(duì)頻率同步,給出了一種對(duì)FB運(yùn)用相關(guān)運(yùn)算來(lái)精確估計(jì)頻率誤差的算法。 @@ 設(shè)計(jì)了使用GSM射頻收發(fā)芯片RDA6210并通過(guò)實(shí)驗(yàn)室的ALTERA EP3C25FPGA開發(fā)板進(jìn)行控制的GSM射頻端的解決方案,論文對(duì)RDA6210的性能和控制方式進(jìn)行了詳細(xì)的介紹,設(shè)計(jì)了芯片的控制模塊,得到了下變頻后的GSM基帶信號(hào)。 @@ 設(shè)計(jì)了基于RF前端+FPGA的GSM接收機(jī)方案。利用ALTERA EP2S180開發(fā)平臺(tái)來(lái)完成基帶數(shù)據(jù)的處理。針對(duì)ALTERA EP2S180開發(fā)平臺(tái)模數(shù)轉(zhuǎn)換器AD9433的特點(diǎn)使用THS4501設(shè)計(jì)了單獨(dú)的差分運(yùn)算放大器模塊;設(shè)計(jì)了平臺(tái)的數(shù)據(jù)存儲(chǔ)方案并將該平臺(tái)得到的基帶采樣數(shù)據(jù)用于同步算法的仿真。 @@ 設(shè)計(jì)了基于RF前端+DSP的GSM接收機(jī)方案。利用模數(shù)轉(zhuǎn)換器AD9243、FPGA芯片和TMS320C6416TDSP芯片來(lái)完成基帶數(shù)據(jù)的處理。設(shè)計(jì)了McBSP+EDMA傳輸?shù)臄?shù)據(jù)存儲(chǔ)方案。 @@ 給出了接收機(jī)硬件測(cè)試的結(jié)果,從多方面驗(yàn)證了所設(shè)計(jì)硬件平臺(tái)的可靠性。 @@關(guān)鍵詞:GSM接收機(jī);同步;RF; FPGA;DSP;

    標(biāo)簽: FPGA GSM DSP

    上傳時(shí)間: 2013-07-01

    上傳用戶:sh19831212

  • s3c2440芯片中文手冊(cè).rar

    s3c2440芯片中文手冊(cè),不要錯(cuò)過(guò)呀,好東西,想要的速度下載

    標(biāo)簽: s3c2440 芯片

    上傳時(shí)間: 2013-04-24

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  • SATA2.0硬盤加解密接口芯片數(shù)據(jù)通路的設(shè)計(jì)與FPGA實(shí)現(xiàn).rar

    SATA接口是新一代的硬盤串行接口標(biāo)準(zhǔn),和以往的并行硬盤接口比較它具有支持熱插拔、傳輸速率快、執(zhí)行效率高的明顯優(yōu)勢(shì)。SATA2.0是SATA的第二代標(biāo)準(zhǔn),它規(guī)定在數(shù)據(jù)線上使用LVDS NRZ串行數(shù)據(jù)流傳輸數(shù)據(jù),速率可達(dá)3Gb/s。另外,SATA2.0還具有支持NCQ(本地命令隊(duì)列)、端口復(fù)用器、交錯(cuò)啟動(dòng)等一系列技術(shù)特征。正是由于以上的種種技術(shù)優(yōu)點(diǎn),SATA硬盤業(yè)已被廣泛的使用于各種企業(yè)級(jí)和個(gè)人用戶。 硬盤作為主要的信息載體之一,其信息安全問(wèn)題尤其引起人們的關(guān)注。由于在加密時(shí)需要實(shí)時(shí)處理大量的數(shù)據(jù),所以對(duì)硬盤數(shù)據(jù)的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤加密和SATA接口結(jié)合起來(lái)進(jìn)行設(shè)計(jì)和研究,完成基于SATA2.0接口的加解密芯片系統(tǒng)設(shè)計(jì)具有重要的使用價(jià)值和研究?jī)r(jià)值。 本論文首先介紹了SATA2.0的總線協(xié)議,其協(xié)議體系結(jié)構(gòu)包括物理層、鏈路層、傳輸層和命令層,并對(duì)系統(tǒng)設(shè)計(jì)中各個(gè)層次中涉及的關(guān)鍵問(wèn)題進(jìn)行了闡述。其次,本論文對(duì)ATA協(xié)議和命令進(jìn)行了詳細(xì)的解釋和分析,并針對(duì)設(shè)計(jì)中涉及的命令和對(duì)其做出的修改進(jìn)行了說(shuō)明。接著,本論文對(duì)SATA2.0加解密控制芯片的系統(tǒng)設(shè)計(jì)進(jìn)行了講解,包括硬件平臺(tái)搭建和器件選型、模塊和功能劃分、系統(tǒng)工作原理等,剖析了系統(tǒng)設(shè)計(jì)中的難點(diǎn)問(wèn)題并給出解決問(wèn)題的方法。然后,對(duì)系統(tǒng)數(shù)據(jù)通路的各個(gè)模塊的設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行詳盡的闡述,并給出各個(gè)模塊的驗(yàn)證結(jié)果。最后,本文簡(jiǎn)要的介紹了驗(yàn)證平臺(tái)搭建和測(cè)試環(huán)境、測(cè)試方法等問(wèn)題,并分析測(cè)試結(jié)果。 本SATA2.0硬盤加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進(jìn)行測(cè)試,目前工作正常,性能良好,已經(jīng)達(dá)到項(xiàng)目性能指標(biāo)要求。本論文在SATA加解密控制芯片設(shè)計(jì)與實(shí)現(xiàn)方面的研究成果,具有通用性、可移植性,有一定的理論及經(jīng)濟(jì)價(jià)值。

    標(biāo)簽: SATA FPGA 2.0

    上傳時(shí)間: 2013-04-24

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  • STC芯片燒寫軟件.rar

    51單片機(jī)綜合學(xué)習(xí)系統(tǒng) STC芯片燒寫軟件

    標(biāo)簽: STC 芯片燒寫 軟件

    上傳時(shí)間: 2013-04-24

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  • SST芯片燒寫軟件.rar

    51單片機(jī)綜合學(xué)習(xí)系統(tǒng) SST芯片燒寫軟件

    標(biāo)簽: SST 芯片燒寫 軟件

    上傳時(shí)間: 2013-07-21

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  • 高速實(shí)時(shí)信號(hào)處理系統(tǒng)的FPGA軟件設(shè)計(jì)與實(shí)現(xiàn).rar

    隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號(hào)處理能力不斷提高,基于軟件無(wú)線電技術(shù)的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應(yīng)用。軟件無(wú)線電的基本思想是以一個(gè)通用、標(biāo)準(zhǔn)、模塊化的硬件系統(tǒng)作為其應(yīng)用平臺(tái),把盡可能多的無(wú)線及個(gè)人通信和信號(hào)處理的功能用軟件來(lái)實(shí)現(xiàn),從而將無(wú)線通信新系統(tǒng)、新產(chǎn)品的開發(fā)逐步轉(zhuǎn)移到軟件上來(lái)。另一方面,現(xiàn)代信號(hào)處理系統(tǒng)對(duì)數(shù)據(jù)的處理速度、處理精度和動(dòng)態(tài)范圍的要求也越來(lái)越高,需要每秒完成幾千萬(wàn)到幾百億次運(yùn)算。因此研制具備高速實(shí)時(shí)信號(hào)處理能力的通用硬件平臺(tái)越來(lái)越受到業(yè)界的重視。 @@ 目前的高速實(shí)時(shí)信號(hào)處理系統(tǒng)一般均采用DSP+FPGA的架構(gòu),其中DSP主要負(fù)責(zé)完成系統(tǒng)通信和基帶信號(hào)處理算法,而FPGA主要完成信號(hào)預(yù)處理等前端算法,并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實(shí)時(shí)信號(hào)處理系統(tǒng)的FPGA軟件設(shè)計(jì)。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實(shí)時(shí)信號(hào)處理系統(tǒng)的架構(gòu)。綜合考慮各方面因素,作者選擇使用兩片ADSP-TS201浮點(diǎn)DSP以混合耦合模型構(gòu)成系統(tǒng)信號(hào)處理核心;以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口,包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設(shè)接口。此外,作者還選擇了ADSP-BF533定點(diǎn)DSP加入系統(tǒng)當(dāng)中以擴(kuò)展系統(tǒng)音視頻信號(hào)處理能力,體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)正逐漸成為現(xiàn)代FPGA應(yīng)用的一個(gè)熱點(diǎn)。結(jié)合課題需要,作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內(nèi)設(shè)計(jì)了一個(gè)嵌入式系統(tǒng),完成了對(duì)CF卡、DDR2 SDRAM存儲(chǔ)器的讀寫控制,并利用片內(nèi)集成的三態(tài)以太網(wǎng)MAC硬核模塊,實(shí)現(xiàn)了系統(tǒng)與上位PC機(jī)之間的以太網(wǎng)通信鏈路。此外,為擴(kuò)展系統(tǒng)功能,適應(yīng)未來(lái)可能的軟件升級(jí),進(jìn)一步提高系統(tǒng)的通用性,還將嵌入式實(shí)時(shí)操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后,作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設(shè)計(jì)的關(guān)鍵技術(shù)和基本的設(shè)計(jì)方法,充分體現(xiàn)了目前高速實(shí)時(shí)信號(hào)處理系統(tǒng)的發(fā)展要求和趨勢(shì)。 @@關(guān)鍵詞:高速實(shí)時(shí)信號(hào)處理;FPGA;Virtex-5;嵌入式系統(tǒng);MicroBlaze

    標(biāo)簽: FPGA 實(shí)時(shí)信號(hào) 處理系統(tǒng)

    上傳時(shí)間: 2013-05-17

    上傳用戶:wangchong

  • MPEG2視頻解碼器的FPGA設(shè)計(jì).rar

    MPEG-2是MPEG組織在1994年為了高級(jí)工業(yè)標(biāo)準(zhǔn)的圖象質(zhì)量以及更高的傳輸率所提出的視頻編碼標(biāo)準(zhǔn),其優(yōu)秀性使之成為過(guò)去十年應(yīng)用最為廣泛的標(biāo)準(zhǔn),也是未來(lái)十年影響力最為廣泛的標(biāo)準(zhǔn)之一。 本文以MPEG-2視頻標(biāo)準(zhǔn)為研究?jī)?nèi)容,建立系統(tǒng)級(jí)設(shè)計(jì)方案,設(shè)計(jì)FPGA原型芯片,并在FPGA系統(tǒng)中驗(yàn)證視頻解碼芯片的功能。最后在0.18微米工藝下實(shí)現(xiàn)ASIC的前端設(shè)計(jì)。完成的主要工作包括以下幾個(gè)方面: 1.完成解碼系統(tǒng)的體系結(jié)構(gòu)的設(shè)計(jì),采用了自頂而下的設(shè)計(jì)方法,實(shí)現(xiàn)系統(tǒng)的功能單元的劃分;根據(jù)其視頻解碼的特點(diǎn),確定解碼器的控制方式;把視頻數(shù)據(jù)分文幀內(nèi)數(shù)據(jù)和幀間數(shù)據(jù),實(shí)現(xiàn)兩種數(shù)據(jù)的并行解碼。 2.實(shí)現(xiàn)了具體模塊的設(shè)計(jì):根據(jù)本文研究的要求,在比特流格式器模塊設(shè)計(jì)中提出了特有的解碼方式;在可變長(zhǎng)模塊中的變長(zhǎng)數(shù)據(jù)解碼采用組合邏輯外加查找表的方式實(shí)現(xiàn),大大減少了變長(zhǎng)數(shù)據(jù)解碼的時(shí)間;IQ、IDCT模塊采用流水的設(shè)計(jì)方法,減少數(shù)據(jù)計(jì)算的時(shí)間:運(yùn)動(dòng)補(bǔ)償模塊,針對(duì)模塊數(shù)據(jù)運(yùn)算量大和訪問(wèn)幀存儲(chǔ)器頻繁的特點(diǎn),采用四個(gè)插值單元同時(shí)處理,增加像素緩沖器,充分利用并行性結(jié)構(gòu)等方法來(lái)加快運(yùn)動(dòng)補(bǔ)償速度。 3.根據(jù)視頻解碼的參考軟件,通過(guò)解碼系統(tǒng)的仿真結(jié)果和軟件結(jié)果的比較來(lái)驗(yàn)證模塊的功能正確性。最后用FPGA開發(fā)板實(shí)現(xiàn)了解碼系統(tǒng)的原型芯片驗(yàn)證,取得了良好的解碼效果。 整個(gè)設(shè)計(jì)采用Verilog HDL語(yǔ)言描述,通過(guò)了現(xiàn)場(chǎng)可編程門陣列(FPGA)的原型驗(yàn)證,并采用SIMC0.18μm工藝單元庫(kù)完成了該電路的邏輯綜合。經(jīng)過(guò)實(shí)際視頻碼流測(cè)試,本文設(shè)計(jì)可以達(dá)到MPEG-2視頻主類主級(jí)的實(shí)時(shí)解碼的技術(shù)要求。

    標(biāo)簽: MPEG2 FPGA 視頻解碼器

    上傳時(shí)間: 2013-07-27

    上傳用戶:ice_qi

  • 基于FPGA的實(shí)時(shí)圖像采集與處理系統(tǒng)研究.rar

    隨著數(shù)碼技術(shù)的不斷發(fā)展,數(shù)字圖像處理的應(yīng)用領(lǐng)域不斷擴(kuò)大,其實(shí)時(shí)處理技術(shù)成為研究的熱點(diǎn)。VLSI技術(shù)的迅猛發(fā)展為數(shù)字圖像實(shí)時(shí)處理技術(shù)提供了硬件基礎(chǔ)。其中FPGA(現(xiàn)場(chǎng)可編程門陣列)的特點(diǎn)使其非常適用于進(jìn)行一些基于像素級(jí)的圖像處理。 傳統(tǒng)的圖像顯示系統(tǒng)必須連接到PC才能觀察圖像視頻,存在著高速實(shí)時(shí)性、穩(wěn)定性問(wèn)題。本設(shè)計(jì)脫離高清晰工業(yè)相機(jī)必須與PC連接才可以觀看到高清晰圖像的束縛,實(shí)現(xiàn)系統(tǒng)的小型化。針對(duì)130萬(wàn)像素彩色1/2英寸鎂光CMOS圖像傳感器,提出用硬件實(shí)現(xiàn)Bayer格式到RGB格式轉(zhuǎn)換的設(shè)計(jì)方案,完成由黑白圖像到高清彩色圖像的轉(zhuǎn)換,用SDRAM作緩存,輸出標(biāo)準(zhǔn)VGA信號(hào),可直接連接VGA顯示器、投影儀等設(shè)備進(jìn)行實(shí)時(shí)的視頻圖像觀看,與模擬相機(jī)740X576分辨率(480線)圖像相比,設(shè)計(jì)圖像畫質(zhì)相當(dāng)于1280X1024分辨率(750線),最高幀率25fps,整個(gè)結(jié)構(gòu)應(yīng)用FPGA作為主控制器,用少量的緩存代替?zhèn)鹘y(tǒng)的大容量存儲(chǔ),加快了運(yùn)算速率,減小了電路規(guī)模,滿足圖像實(shí)時(shí)處理的要求,使展現(xiàn)出來(lái)的視頻圖像得到質(zhì)的飛躍。可以廣泛應(yīng)用于工業(yè)控制和遠(yuǎn)程監(jiān)控等領(lǐng)域。 論文研究的重點(diǎn)是采用altera公司EP2C芯片前端驅(qū)動(dòng)CMOS圖像傳感器,實(shí)時(shí)采集Bayer圖像象素,分析研究CFA圖像插值算法,實(shí)現(xiàn)了基于FPGA的實(shí)時(shí)線性插值算法,能夠?qū)斎胧敲肯袼?bit、分辨率為1280×1204的Bayer模式圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)重構(gòu),輸出彩色RGB圖像。由端口FIFO作為數(shù)據(jù)緩沖,存儲(chǔ)一幀圖像到高速SDRAM,構(gòu)建VGA顯示控制器,實(shí)現(xiàn)對(duì)輸入是每像素24bit(RGB101010)、分辨率為640×480、幀頻25HZ彩色圖像進(jìn)行實(shí)時(shí)顯示。 整個(gè)模塊結(jié)構(gòu)包括電源模塊單元等、CMOS成像單元、FPGA數(shù)據(jù)處理單元、SDRAM控制單元、VGA顯示接口單元。 最后,對(duì)系統(tǒng)進(jìn)行了調(diào)試。經(jīng)實(shí)驗(yàn)驗(yàn)證,系統(tǒng)達(dá)到了實(shí)時(shí)性,能正確和可靠的工作。整個(gè)設(shè)計(jì)模塊能夠滿足高幀率和高清晰的實(shí)時(shí)圖像處理,占用系統(tǒng)資源很少,用較少的時(shí)間完成了圖像數(shù)據(jù)的轉(zhuǎn)換,提高了效率。

    標(biāo)簽: FPGA 實(shí)時(shí)圖像采集 與處理系統(tǒng)

    上傳時(shí)間: 2013-06-08

    上傳用戶:zhengjian

  • MP3音頻解碼器的FPGA原型芯片設(shè)計(jì)與實(shí)現(xiàn).rar

    MP3音樂(lè)是目前最為流行的音樂(lè)格式,因其音質(zhì)、復(fù)雜度與壓縮比的完美折中,占據(jù)著廣闊的市場(chǎng),不僅在互聯(lián)網(wǎng)上廣為流傳,而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對(duì)象,在實(shí)時(shí)性、面積等約束條件下,研究MP3解碼電路的設(shè)計(jì)方法,實(shí)現(xiàn)FPGA原型芯片,研究MP3原型芯片的驗(yàn)證方法。 論文的主要貢獻(xiàn)如下: (1)使用算法融合方法合并MP3解碼過(guò)程的相關(guān)步驟,以減少緩沖區(qū)存儲(chǔ)單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊,可以減少一半的讀寫RAM操作;把IMDCT模塊內(nèi)部的三個(gè)算法步驟融合在一起進(jìn)行設(shè)計(jì),可以省去存儲(chǔ)中間計(jì)算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中,采用流水線設(shè)計(jì)技術(shù),設(shè)置寄存器把較長(zhǎng)的組合邏輯路徑隔開,提高了電路的性能和可靠性;使用連續(xù)訪問(wèn)公共緩存技術(shù),合理規(guī)劃各計(jì)算子模塊的工作時(shí)序,將數(shù)據(jù)計(jì)算的時(shí)間隱藏在訪存過(guò)程中;充分利用頻率線的零值區(qū)特性,有效地減少數(shù)據(jù)計(jì)算量,加快了數(shù)據(jù)處理的速度。 (3)設(shè)計(jì)了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)RTL級(jí)電路,完成功能仿真,以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺(tái),實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5%,其中組合邏輯查找表ALUT為7189個(gè),寄存器共有4024個(gè),系統(tǒng)頻率可達(dá)69.6MHz,充分滿足了MP3解碼過(guò)程的實(shí)時(shí)性要求。實(shí)驗(yàn)結(jié)果表明,MP3音頻解碼FPGA原型芯片可正常播放聲音,解碼音質(zhì)良好。

    標(biāo)簽: FPGA MP3 音頻解碼器

    上傳時(shí)間: 2013-07-01

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