頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域，目前，常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法，是頻率合成的一次革命。全數(shù)字化的DDS技術(shù)由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。隨著數(shù)字集成電路、微電子技術(shù)和EDA技術(shù)的深入研究，DDS技術(shù)得到了飛速的發(fā)展。 DDS是把一系列數(shù)字量化形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個典型的DDS系統(tǒng)應(yīng)包括以下三個部分：相位累加器可以時鐘的控制下完成相位的累加；相位一幅度碼轉(zhuǎn)換電路一般由ROM實現(xiàn)；D/A轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。 現(xiàn)場可編程門陣列(FPGA)設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用。本論文主要討論了如何利用FPGA來實現(xiàn)一個DDS系統(tǒng)，該DDS系統(tǒng)的硬件結(jié)構(gòu)是以FPGA為核心實現(xiàn)的，使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發(fā)展，闡述了基于FPGA實現(xiàn)DDS技術(shù)的意義；然后介紹了DDS的基本理論；接著介紹了FPGA的基礎(chǔ)知識如結(jié)構(gòu)特點、開發(fā)流程、使用工具等；隨后介紹了利用FPGA實現(xiàn)直接數(shù)字頻率合成(DDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點介紹DDS技術(shù)在FPGA中的實現(xiàn)方法，給出了部分VHDL源程序。采用該方法設(shè)計的DDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用DDS芯片，具有高性能、高性價比，電路結(jié)構(gòu)簡單等特點；接著對輸出信號頻譜進行了分析，特別是對信號的相位截斷誤差和幅度量化誤差進行了詳細的討論，由此得出了改善系統(tǒng)性能的幾種方法；最后給出硬件實物照片和測試結(jié)果，并對此作了一定的分析。
上傳時間： 2013-07-05
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入研究有源濾波器各種理論的基礎(chǔ)上，綜合比較各個部分的設(shè)計 方法，對一臺有源電力濾波器各部分電路進行了設(shè)計，并對有源電力濾波器補 償電流成份的計算電路使用MATLAB工具軟件進行了模擬。
上傳時間： 2013-06-27
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proteus中基于51單片機的數(shù)字電壓表的仿真
標簽： proteus 51單片機 數(shù)字電壓表
上傳時間： 2013-07-11
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萬用表和示波器的使用方法.rar 兩個DOC文件，對初入電子行業(yè)的程序員很有幫助。
上傳時間： 2013-04-24
上傳用戶：小碼農(nóng)lz
基于ADE7878芯片的諧波電能表的設(shè)計與校表流程:本文主要介紹了ADI公司最新推出的三相高精度多功能電能計量芯片ADE7878，以及其在諧波計量中的應(yīng)用，重點闡述了ADE7878的功能特點，典型電路
上傳時間： 2013-07-29
上傳用戶：釣鰲牧馬
C語言實戰(zhàn)105例源碼--私藏很久的源碼.zip
上傳時間： 2013-06-20
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系統(tǒng)采用ATME189S52 為微控制器(MCE)核心，實現(xiàn)了可控的恒定直流電流源設(shè)計。核心恒流模塊采用自反饋電路連接大功率場效應(yīng)管IRFZ44NL，使得電流輸出范圍達到20~2000
標簽： FET 大功率 數(shù)控直流 電流源設(shè)計
上傳時間： 2013-07-05
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常規(guī)的壓控電源采用的是并聯(lián)電流負反饋電路，這種電路輸出電壓柔性較差，電壓輸出效率低，因為取樣電阻要占掉很大一部分的電壓，并且常規(guī)的壓控電流源不能實現(xiàn)一端接地，這也是并聯(lián)電流負反饋本身的
標簽： Howland 電流泵 電流源設(shè)計
上傳時間： 2013-07-02
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LED驅(qū)動IC產(chǎn)品參數(shù)比較表
標簽： LED IC產(chǎn)品 驅(qū)動 參數(shù)
上傳時間： 2013-05-21
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本論文將在對MPEG-4解碼中的幾種關(guān)鍵技術(shù)的充分理解和算法分析的基礎(chǔ)之上，結(jié)合FPGA的靈活性，采用VHDL語言對幾種關(guān)鍵技術(shù)在應(yīng)用層面上進行結(jié)構(gòu)設(shè)計并仿真驗證。 本文討論了一種高吞吐量流水方式構(gòu)建的MPEG-4可變長解碼器的設(shè)計。在這種解碼器中，我們采用了基于PLA的并行 解碼算法，這種算法能夠?qū)崿F(xiàn)每個時鐘解碼一個碼字。同時，為了提高解碼的效率，降低操作的延遲，我們在設(shè)計中還引入了流水線操作方式、碼表分割等技術(shù)，這些技術(shù)有利于并行操作的實現(xiàn)。 本論文的設(shè)計充分利用IDCT算法對稱性，用高度的并行結(jié)構(gòu)來加速處理，采用一維IDCT單元復(fù)用的方式來實現(xiàn)二維IDCT運算，并提出一種基于加法操作的結(jié)構(gòu)來取代乘法操作，實現(xiàn)了一種高效二維逆DCT變換處理器。
標簽： MPEG FPGA 解碼 關(guān)鍵技術(shù)
上傳時間： 2013-06-02
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