數(shù)字通信中的數(shù)字調(diào)制方式之BPSK（二進(jìn)制相移鍵控）調(diào)制和解調(diào)的m語(yǔ)言，
標(biāo)簽： BPSK 數(shù)字通信 數(shù)字調(diào)制 二進(jìn)制
上傳時(shí)間： 2017-06-21
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直接序列擴(kuò)頻的縮寫（DS-SS ） 二相相移鍵控（BPSK） matlab源代碼
標(biāo)簽： matlab DS-SS BPSK 直接序列擴(kuò)頻
上傳時(shí)間： 2017-08-19
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simulink對(duì)各種相移鍵控的仿真圖和參數(shù)
標(biāo)簽： simulink 相移 仿真圖 參數(shù)
上傳時(shí)間： 2017-09-02
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實(shí)現(xiàn)16*64點(diǎn)陣左移功能,但是程序不能平滑的移動(dòng),是一個(gè)字一個(gè)字的跳過去的.
上傳時(shí)間： 2013-12-27
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相移方法降低OFDM旁瓣，能保證頻帶利用率不降低
上傳時(shí)間： 2017-09-19
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實(shí)用電子技術(shù)專輯 385冊(cè) 3.609G高頻、微波相移的計(jì)量測(cè)試 397頁(yè) 5.9M.pdf
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上傳時(shí)間： 2014-05-05
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測(cè)試技術(shù)專輯 134冊(cè) 1.93G高頻、微波相移的計(jì)量測(cè)試 397頁(yè) 5.9M.pdf
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上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
IC-Ucc28950改進(jìn)的相移全橋控制設(shè)計(jì)UcC28950是T公司進(jìn)一步改進(jìn)的相移全橋控制C，它比原有標(biāo)準(zhǔn)型UCC2895主要改進(jìn)為Zvs能力范圍加寬，對(duì)二次側(cè)同步整流直接控制，提高了輕載空載轉(zhuǎn)換效率，而且此時(shí)可以O(shè)N/OFF控制同步整流成為綠色產(chǎn)品。既可以作電流型控制，也可以作電壓型控制。增加了閉環(huán)軟啟動(dòng)及使能功能。低啟動(dòng)電流，逐個(gè)周期式限流過流保護(hù)，開關(guān)頻率可達(dá)1MHz UCC28950基本應(yīng)用電路如圖1所示，內(nèi)部等效方框電路如圖2所示。*啟動(dòng)中的保護(hù)邏輯UCC28950啟動(dòng)前應(yīng)該首先滿足下列條件：*VDD電壓要超過UvLo閾值，73V*5V基準(zhǔn)電壓已經(jīng)實(shí)現(xiàn)*芯片結(jié)溫低于140℃。*軟啟動(dòng)電容上的電壓不低于0.55V。如果滿足上述條件，一個(gè)內(nèi)部使能信號(hào)EN將產(chǎn)生出來，開始軟啟動(dòng)過程。軟啟動(dòng)期間的占空比，由Ss端電壓定義，且不會(huì)低于由Twm設(shè)置的占空比，或由逐個(gè)周期電流限制電路決定的負(fù)載條件電壓基準(zhǔn)精確的（±1.5%5V基準(zhǔn)電壓，具有短路保護(hù)，支持內(nèi)部電路，并能提供20mA外部輸出電流，其用于設(shè)置DCDC變換器參數(shù)，放置一個(gè)低ESR，ESL瓷介電容（1uF-2.2uF旁路去耦，從此端接到GND，并緊靠端子，以獲得最佳性能。唯一的關(guān)斷特性發(fā)生在C的VDD進(jìn)入U(xiǎn)VLo狀態(tài)。*誤差放大器（EA+EA，COMP）誤差放大器有兩個(gè)未提交的輸入端，EA+和EA-。它具有3MHz帶寬具有柔性的閉環(huán)反饋環(huán)。EA+為同相端，EA-為反向端。COMP為輸出端輸入電壓共模范圍保證在0.5V-3.6V。誤差放大器的輸出在內(nèi)部接到pWM比較器的同相輸入端，誤差放大器的輸出范圍為0.25V4.25V，遠(yuǎn)超出PwM比較器輸入上斜信號(hào)范圍，其從0.8v-2.8V。軟啟動(dòng)信號(hào)作為附加的放大器的同相輸入，當(dāng)誤差放大器的兩個(gè)同相輸入為低，是支配性的輸入，而且設(shè)置的占空比是誤差放大器輸出信號(hào)與內(nèi)部斜波相比較后放在PWM比較器的輸入處。
標(biāo)簽： ucc2895
上傳時(shí)間： 2022-03-31
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在過去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬(wàn)等效門、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量就變得越來越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時(shí)鐘延時(shí)問題主要使用時(shí)鐘延時(shí)補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時(shí)鐘延時(shí)，減小時(shí)鐘偏差，本文設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實(shí)現(xiàn)的時(shí)鐘延遲測(cè)量電路，和延時(shí)補(bǔ)償調(diào)整電路，配合特定的控制邏輯電路，完成時(shí)鐘延時(shí)補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下，只需一次調(diào)節(jié)過程即可完成輸入輸出時(shí)鐘的同步，鎖定時(shí)間較短，噪聲不會(huì)積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計(jì)出的時(shí)鐘延時(shí)補(bǔ)償電路工作頻率范圍從25MHz到300MHz，最大抖動(dòng)時(shí)間為35ps，鎖定時(shí)間為13個(gè)輸入時(shí)鐘周期。另外，完成了時(shí)鐘相移電路的設(shè)計(jì)，實(shí)現(xiàn)可編程相移，為用戶提供與輸入時(shí)鐘同頻的相位差為90度，180度，270度的相移時(shí)鐘；時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì)，實(shí)現(xiàn)可編程占空比，可以提供占空比為50/50的時(shí)鐘信號(hào)；時(shí)鐘分頻電路的設(shè)計(jì)，實(shí)現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時(shí)鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-07-06
上傳用戶：LouieWu
PIC16C54C為8位單片機(jī)，指令字長(zhǎng)12位，全部指令都是單字節(jié)指令，系統(tǒng)為哈佛結(jié)構(gòu)，數(shù)據(jù)總線和程序總線各自獨(dú)立分開，數(shù)據(jù)總線寬度為8位，程序總線寬度為12位，內(nèi)部程序存儲(chǔ)器為512×12位，內(nèi)部數(shù)據(jù)寄存器為32×8位。 PIC16C54C有12根雙向可獨(dú)立編程I/O引腳，分為PortA和PortB兩個(gè)端口，其中PortA為RA0～RA3，PortB為RB0～RB7，每根I/O引腳可由程序來編程決定其輸入輸出方向。 PIC16C54C提供四種可選振蕩方式： - RC，低成本的阻容振蕩方式 - XT，標(biāo)準(zhǔn)晶體/陶瓷振蕩 - HS，高速晶體/陶瓷振蕩 - LP，低功耗，低頻晶體振蕩 更多鎖相環(huán)知識(shí)請(qǐng)?jiān)L問 http://www.elecfans.com/zhuanti/PLL.html
上傳時(shí)間： 2013-12-23
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