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數據跳線

基于FPGA的跳頻系統快速同步算法設計與實現

同步技術是跳頻系統的核心。本文針對FPGA的跳頻系統，設計了一種基于獨立信道法，同步字頭法和精準時鐘相結合的快速同步方法，同時設計了基于雙圖案的改進型獨立信道法，同步算法協議，協議幀格式等。該設計使用VHDL硬件語言實現，采用Altera公司的EP3C16E144C8作為核心芯片，并在此硬件平臺上進行了功能驗證。實際測試表明，該快速同步算法建立時間短、同步穩定可靠。

標簽： FPGA 跳頻系統同步算法

上傳時間： 2013-10-21

上傳用戶：JIMMYCB001
克服能量采集無線感測器設計挑戰

無線感測器已變得越來越普及，短期內其開發和部署數量將急遽增加。而無線通訊技術的突飛猛進，也使得智慧型網路中的無線感測器能夠緊密互連。此外，系統單晶片(SoC)的密度不斷提高，讓各式各樣的多功能、小尺寸無線感測器系統相繼問市。儘管如此，工程師仍面臨一個重大的挑戰：即電源消耗。

標簽： 能量采集無線感測器

上傳時間： 2013-10-30

上傳用戶：wojiaohs
ZigBee2007系統-多跳組播

ZigBee2007系統-多跳組播

標簽： ZigBee 2007 多跳組播

上傳時間： 2013-11-13

上傳用戶：a67818601
極化編碼跳頻信號在雷達中的應用

提出一種復合式雷達信號，其兼有跳頻和極化編碼信號的特點．并從信號形式和信號輻射能量方面分析了極化編碼跳頻信號的低截獲性能。

標簽： 極化中的應用編碼跳頻信號

上傳時間： 2014-08-13

上傳用戶：tdyoung
快速跳頻通信系統同步技術研究

同步技術是跳頻通信系統的關鍵技術之一，尤其是在快速跳頻通信系統中，常規跳頻通信通過同步字頭攜帶相關碼的方法來實現同步，但對于快跳頻來說，由于是一跳或者多跳傳輸一個調制符號，難以攜帶相關碼。對此引入雙跳頻圖案方法，提出了一種適用于快速跳頻通信系統的同步方案。采用短碼攜帶同步信息，克服了快速跳頻難以攜帶相關碼的困難。分析了同步性能，仿真結果表明該方案同步時間短、虛警概率低、捕獲概率高，同步性能可靠。 Abstract: Synchronization is one of the key techniques to frequency-hopping communication system， especially in the fast frequency hopping communication system. In conventional frequency hopping communication systems， synchronization can be achieved by synchronization-head which can be used to carry the synchronization information， but for the fast frequency hopping， Because modulation symbol is transmitted by per hop or multi-hop， it is difficult to carry the correlation code. For the limitation of fast frequency hopping in carrying correlation code， a fast frequency-hopping synchronization scheme with two hopping patterns is proposed. The synchronization information is carried by short code， which overcomes the difficulty of correlation code transmission in fast frequency-hopping. The performance of the scheme is analyzed， and simulation results show that the scheme has the advantages of shorter synchronization time， lower probability of false alarm， higher probability of capture and more reliable of synchronization.

標簽： 快速跳頻同步技術通信系統

上傳時間： 2013-11-23

上傳用戶：mpquest
基于FPGA的跳頻系統快速同步算法設計與實現

同步技術是跳頻系統的核心。本文針對FPGA的跳頻系統，設計了一種基于獨立信道法，同步字頭法和精準時鐘相結合的快速同步方法，同時設計了基于雙圖案的改進型獨立信道法，同步算法協議，協議幀格式等。該設計使用VHDL硬件語言實現，采用Altera公司的EP3C16E144C8作為核心芯片，并在此硬件平臺上進行了功能驗證。實際測試表明，該快速同步算法建立時間短、同步穩定可靠。

標簽： FPGA 跳頻系統同步算法

上傳時間： 2013-10-27

上傳用戶：RQB123
pcb layout design(臺灣硬件工程師15年經驗

PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setup􀃆pads􀃆stacks

標簽： layout design pcb 硬件工程師

上傳時間： 2013-11-17

上傳用戶：cjf0304
3位數盤面式交直流電壓表（無電源式）（24*48mm）

特點精確度0.1%滿刻度±1位數可直接量測交直流電壓(AC/DC 20~265V)無需另接電源精密濾波整流,均方根值校正尺寸小(24x48x50mm),穩定性分離式端子,配線容易 CE認證

標簽： 24 48 mm 交直流

上傳時間： 2013-11-05

上傳用戶：gaome
魔陣的又一個實例。你輸入一個素數

魔陣的又一個實例。你輸入一個素數，之後將會在相同的目錄下面生成一個.txt文件，裏面有一個n*n的魔陣

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上傳時間： 2015-01-14

上傳用戶：weiwolkt
n個石頭(每相鄰兩個的距離是1米,最邊上石頭和岸的距離也是1米),禮物放在第m個石頭上,青蛙第i次跳2*i-1米.問能否得到禮物.(n>=49肯定能得到禮物,n<49,可以bfs或遞歸)

n個石頭(每相鄰兩個的距離是1米,最邊上石頭和岸的距離也是1米),禮物放在第m個石頭上,青蛙第i次跳2*i-1米.問能否得到禮物.(n>=49肯定能得到禮物,n<49,可以bfs或遞歸)

標簽： 49 bfs gt lt

上傳時間： 2013-12-30

上傳用戶：linlin