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影像中角落的偵測-主要是機器視覺當中很重要的一環 因為角落的改變或是變化可以偵測出來當做影像變化的特徵
標簽：
上傳時間： 2013-12-29
上傳用戶：kernaling
基于巴特沃思濾波器的50Hz工頻險波器,程序給出了濾波器系數并且作了頻譜分析
標簽： 濾波器 50 Hz 工頻
上傳時間： 2015-04-19
上傳用戶：weiwolkt
一種維特比譯碼器狀態度量初始化的方法和裝置.無壓縮密碼。
標簽： 譯碼器 狀態 度量 初始化
上傳時間： 2013-12-17
上傳用戶：zukfu
維特比解碼器低功耗設計verilog編碼完整的程序可直接用
標簽： verilog 解碼器 低功耗設計 編碼
上傳時間： 2013-12-18
上傳用戶：silenthink
全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼
標簽： TEST_BENCH VHDL_CODE 全加器
上傳時間： 2013-12-22
上傳用戶：hongmo
這是維特比譯碼器的編程，是我自己編的，可以給做設計的人一點參考
標簽： 譯碼器 編程
上傳時間： 2014-01-13
上傳用戶：onewq
這是一篇介紹藍芽收發器IC測試的相關文章,蠻有用的文章
上傳時間： 2013-12-14
上傳用戶：asdkin
j2me的PushRegister代碼,用來從服務器端來向客戶端發送信息
標簽： PushRegister j2me
上傳時間： 2014-01-19
上傳用戶：plsee
針對特定微處理器而開發的程式，其功能是控制基本的I/O，使之有時鐘的功能
標簽： 程式
上傳時間： 2015-09-06
上傳用戶：李彥東
用verilog設計密勒解碼器 一、題目： 設計一個密勒解碼器電路 二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復位信號，低有效 三、輸入信號說明： 輸入數據為串行改進密勒碼，每個碼元持續時間為8μs，即16個CLK時鐘；數據流是由A、B、C三種信號組成； A：前8個時鐘保持“1”，接著5個時鐘變為“0”，最后3個時鐘為“1”。 B：在整個碼元持續時間內都沒有出現“0”，即連續16個時鐘保持“1”。 C：前5個時鐘保持“0”，后面11個時鐘保持“1”。 改進密勒碼編碼規則如下： 如果碼元為邏輯“1”，用A信號表示。 如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推； “通信起始位”，用C信號表示； “通信結束位”，用“0”及緊隨其后的B信號表示。 “無數據”，用連續的B信號表示。
標簽： verilog 2MHz DIN CLK
上傳時間： 2013-12-02
上傳用戶：wang0123456789
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