三相相序缺相檢測電路TC783A TC783A為三相相序和缺相檢測電路，可用作檢測三相正弦波電壓的相序和缺相狀態，同時有保護功能，具有單電源，功耗小，功能強，輸入阻抗高，采樣方便，外接元件少等優點。使用在控制板上，對三相電壓進行指示；也可在電機上使用，對電機的正反轉進行控制和缺相進行保護。一.TC783A電路具備以下特點：單電源工作，電源電壓9-15V。對輸入正弦波電壓設計為施密特檢測，有效去除干擾。動態檢測三相的存在，分別對三相輸出指示。正反序輸出指示。有過壓保護的設計，外電壓和內基準比較，有鎖定和不鎖定兩種輸出。二、電路框圖與工作原理三相電壓信號A、B、C經分壓電阻網絡分別進入電路1、2、3腳，通過對正弦波進行施密特檢測了解信號的存在并送入缺相檢測電路檢測后輸出指示，電路13腳為內部脈沖發生電路的外接電容約為0.1-0.15u。三相正弦輸入正常時，對應A、B、C輸入1、2、3腳的輸出端12、11、10腳輸出為低電平；當某一相沒有輸入信號時，對應的輸出腳上將有高電平。根據缺相檢測的結果，在不缺相的情況下相序指示電路將輸出相序，在三相電壓信號A、B、C進入電路1、2、3腳的狀態下，9腳輸出高電平指示正序；而在三相電壓信號A、C、B進入電路1、2、3腳的狀態下，8腳輸出高電平指示反序。在缺相狀態下，9腳8腳皆輸出低電平。電路另外還設計了保護電路，可對過流、過壓信號進行檢測和輸出。5腳為采樣輸入端，輸入信號與電路內的6V基準比較，并在電路6腳輸出。如果采樣高于6V，輸出高電平。4腳對輸出方式將有兩種控制選擇：4腳接低電平，輸出為不鎖定輸出，即輸入高輸出高，輸入低輸出低；4腳接高電平，輸出為鎖定輸出，這時輸入高輸出高，而輸入低后輸出仍高，需要4腳接地復位才能輸出低。用戶進行選擇。
上傳時間： 2022-06-25
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《數字集成電路應用260例》是由蘭吉昌編著、化學工業出版社出版的一部圖書，本書通過豐富的實例，詳細介紹數字集成電路的應用，包括RC電路、門電路、施密特觸發器、多諧振蕩器、555時基電路、存儲器以及其他電路的綜合應用實例。在每個實例中，采用“電路組成與功能”、“工作原理”、“典型芯片介紹”的方式，使讀者一目了然，易讀易懂。書中的實例具有簡便實用的價值，能使讀者應用到自己的電路中。《數字集成電路應用260例》結構清晰、語言簡練，可作為電子、自動化設計等相關專業人員的學習和參考用書。
標簽： 數字電路
上傳時間： 2022-07-24
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在數字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優于分組碼。 卷積碼的譯碼方法主要有代數譯碼和概率譯碼。代數譯碼是基于碼的代數結構；而概率譯碼不僅基于碼的代數結構，還利用了信道的統計特性，能充分發揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數傳系統，尤其是在衛星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發環境Quartus Ⅱ，包括數字系統的設計方法和設計規則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現、優化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據仿真結果分析了維特比譯碼器的性能。 分析結果表明，系統的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數據傳輸的場合。
上傳時間： 2013-04-24
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闡述了一種基于反射式光電傳感器的直流電機測速及控制系統K該系統可適用于無法采用旋轉編碼器和測速電機進行直流電機測速與控制的場合L 文中采用斯密特觸發器、異或門、D 觸發器以及可逆計數器設計了可用于脈沖
上傳時間： 2013-05-17
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數字信息在有噪聲的信道中傳輸時，受到噪聲的影響，誤碼總是不可避免的。根據香農信息理論，只要使Es/N0足夠大，就可以達到任意小的誤碼率。采用差錯控制編碼，即信道編碼技術，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實現最佳譯碼與準最佳譯碼更加容易。卷積碼運用廣泛，被ITU選入第三代移動通信系統，作為包括WCDMA，CDMA2000和TD-SCDMA在內的信道編碼的標準方案。 本文研究了CDMA2000業務通道中的幀結構，對CDMA2000系統中的卷積碼特性及維特比譯碼的性能限進行了分析，并基于MATLAB平臺做了相應的譯碼性能仿真。我們設計了一種可用于CDMA2000通信系統的通用、高速維特比譯碼器。該譯碼器在設計上具有以下創新之處：(1)采用通用碼表結構，支持可變碼率；幀控制模塊和頻率控制器模塊的設計中采用計數器、定時器等器件實現了可變幀長、可變數據速率的數據幀處理方式。(2)結合流水線結構思想，利用四個ACS模塊并行運行，加快數據處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結構進行優化，防止數據讀寫的阻塞，縮短存儲器讀寫時間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護處理策略。我們還將設計結果在APEXEP20K30E芯片上進行了硬件實現。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運行于40MHZ系統時鐘下，內部最高譯碼速度可達625kbps。本文所提出的維特比譯碼器硬件結構具有很強的通用性和高速性，可以方便地應用于CDMA2000移動通信系統。
上傳時間： 2013-06-24
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在數字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優于分組碼。 卷積碼的譯碼方法主要有代數譯碼和概率譯碼。代數譯碼是基于碼的代數結構；而概率譯碼不僅基于碼的代數結構，還利用了信道的統計特性，能充分發揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數傳系統，尤其是在衛星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發環境Quartus Ⅱ，包括數字系統的設計方法和設計規則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現、優化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據仿真結果分析了維特比譯碼器的性能。 分析結果表明，系統的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數據傳輸的場合。
上傳時間： 2013-04-24
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由于其很強的糾錯性能和適合硬件實現的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經廣泛應用于衛星通信系統。然而隨著航天事業的發展，衛星有效載荷種類的增多和分辨率的不斷提高，信息量越來越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問題。本論文結合在研項目，在編譯碼算法、編譯碼器的設計與實現、編譯碼器性能提高三個方面對卷積編碼和維特比譯碼進行了深入研究，并進一步介紹了使用VHDL語言和原理圖混合輸入的方式，實現一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細過程；然后將設計下載到XILINX的Virtex2 FPGA內部進行功能和時序確認，最終在整個數據傳輸系統中測試其性能。本文所實現的維特比譯碼器速率達160Mbps，遠遠高于目前國內此領域內的相關產品速率。 首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(約束長度、生成多項式、碼率以及增信刪余等)對其譯碼性能的影響；針對項目需求，確定卷積編碼器的約束長度、生成多項式格式、碼率和相應的維特比譯碼器的回歸長度。 其次，論文介紹了編解碼器的軟、硬件設計和調試一根據已知條件，使用VHDL語言和原理圖混合輸入的方式設計卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設計問題，包括編譯碼的基本結構，各個模塊的功能及實現策略，編譯碼器的時序、邏輯綜合等；根據軟件仿真結果，分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進行各自的印制板設計。利用卷積碼本身的特點，結合FPGA內部結構，采用并行卷積編碼和譯碼運算，設計出高速編譯碼器；對軟、硬件分別進行驗證和調試，并將驗證后的軟件下載到FPGA進行電路級調試。 最后，論文討論了卷積編碼和維特比譯碼的性能：利用已有的測試設備在整個數據傳輸系統中測試其性能(與沒有采用糾錯編碼的數傳系統進行比對)；在信道中加入高斯白噪聲，模擬高斯信道，進行誤碼率和信噪比測試。
上傳時間： 2013-04-24
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收發器乃新型通訊系統的基本組件，可以用於各種不同裝置包括手機、 收發器乃新型通訊系統的基本組件，可以用於各種不同裝置包括手機、 收發器乃新型通訊系統的基本組件，可以用於各種不同裝置包括手機、 WLANWLANWLANWLAN網路橋接器與蜂巢式基礎建設。
上傳時間： 2013-10-12
上傳用戶：ligi201200
DH249一款基于混合信號的全極性霍爾效應傳感器。平均功耗45uA,它采用先進的斬波穩定技術，提供精確、穩定的磁性開關點。它由反向電壓保護器、電壓調整器，霍爾電壓發生器、信號放大器，史密特觸發器和集電及開路的輸出級組成。它是一種雙磁極工作的磁敏電路，適合于矩形或者柱形磁體下工作。工作溫度范圍可以在：-40~85度， 電壓電壓工作范圍：2.5~5.5V。 封裝形式：SIP3L（TO92S）。 產品特點 靈敏度高 抗應力強 電壓范圍寬 可和各種邏輯電路直接接口典型應用 高靈敏的無觸點開關 直流無刷電機 直流無刷風機
上傳時間： 2013-10-12
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DH471一款基于混合信號的全極性霍爾效應傳感器。平均功耗5uA,它采用先進的斬波穩定技術，提供精確、穩定的磁性開關點。它由反向電壓保護器、電壓調整器，霍爾電壓發生器、信號放大器，史密特觸發器和集電及開路的輸出級組成。它是一種雙磁極工作的磁敏電路，適合于矩形或者柱形磁體下工作。工作溫度范圍可以在：-40~85度， 電壓電壓工作范圍：2.5~5.5V。 封裝形式：SIP3L（TO92S）。 產品特點 靈敏度高 抗應力強 電壓范圍寬 可和各種邏輯電路直接接口典型應用 高靈敏的無觸點開關 直流無刷電機 直流無刷風機
上傳時間： 2013-11-04
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