Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間，即時做trace，協助工程師debug。 可能您會覺的：只要有simulator如ModelSim就可以做debug了，我何必再學這套軟體呢? 其實Debussy v5.0以後的新版本，還提供了nLint -- check coding style & synthesizable，這蠻有用的，可以協助工程師了解如何寫好coding style，並養成習慣。 下圖所示為整個Debussy的原理架構，可歸納幾個結論：
標簽： Analysis Software Debussy Debug
上傳時間： 2014-01-14
上傳用戶：hustfanenze
HMM(Hidden Markov Model)，狀態數目N=3，觀察符號數目M=2，時間長度T=3。 (a) Probability Evaluation: 給定狀態轉換機率A、狀態符號觀察機率B、和起始機率 ，求觀察序列 出現的機率。 (b) Optimal State Sequence: 給定狀態轉換機率A、狀態符號觀察機率B、起始機率 、和觀察序列 ，求一個狀態序列 使得O出現的機率最大。 (c) Parameter Estimation: 給定狀態轉換機率A、狀態符號觀察機率B、起始機率 、和觀察序列 ，求新的A、B、 ，使得O出現的機率最大。
上傳時間： 2014-08-28
上傳用戶：heart520beat
跑馬燈-是移位寄存器 有6個燈，無延時entity
上傳時間： 2013-12-16
上傳用戶：lingzhichao
C51四相步進電機驅動，可根據延時長短來控制電機速度
上傳時間： 2014-01-26
上傳用戶：wxhwjf
關于simu1: 在simlink運行之前的初始化過程中，完成了信道時延和幅度的估計，多徑合成權系數估計 多徑合成采用可選EG/MR/MMSE合成 信道可選白噪聲信道AWGN和IEEE80.215.3a UWB標準信道模型(CM1-CM4)但為了簡化， 這里采用了IEEE80.215.3a給出了信道模型中的仿真數據包(如果你是作超寬帶的，信道模型程序和數據可從IEEE80.215.3a網站獲取) 和大部分仿真一樣，模型中的Eb/No指的是單比特信息符號攜帶的能量和噪聲的比例，監督的講，在AWGN信道中，Eb/No為4.31db時,誤碼率0.01 關于zslsimu直接運行simuuwb.m可看到結果) 顯然和simu1一樣，只是增加了.m文件，修改.m文件中的重要參數:多徑數、PN序列長度、PN序列、單個信息碼元寬度Tb(單位ns)、每個脈沖寬度Tc(單位ns)、系統的仿真精度Ts(單位ns)、仿真時間 chanidx=1:1是因為考慮信道數據文件太大，不好上傳，想得到精確的仿真，同一個信道類型(chantype)，最好仿真100次實現，信道文件可由UWB標準組織下載
上傳時間： 2015-08-14
上傳用戶：3到15
該函數仿真CDMA系統的信道，在輸入所需用戶序列和其他干擾用戶序列后在信號上疊加高斯白噪聲，干擾用戶多徑干擾和所需用戶的多徑干擾和衰落。并根據輸入延時曲線產生信道延時，輸出mul_fad_sequence為信道信號輸出，max_delay為信道最大延遲，fade_sign為瑞利信道中最大幅度分量的衰落量 mpath_amp為信道多徑的幅度因子
上傳時間： 2013-12-18
上傳用戶：woshiayin
該工程的開發環境為Keil uVision2,實現的功能是在16×64的點陣屏上快速打出４個漢字，延時顯示一段時間后，再打出后４個漢字．
上傳時間： 2015-08-24
上傳用戶：黃華強
44binit.s ----- 初始化中斷、存儲器、堆棧等，進行系統初始化，建立C程序運行環境。 memcfg.inc ----- 定義存儲器延時、SDRAM配置等參數 option.inc ----- 定義系統時鐘頻率等 main.c ----- 系統主程序（Main函數等） 44blib.c ----- IO端口初始化、延時和異步串口通訊等基本子程序
上傳時間： 2014-01-11
上傳用戶：hullow
在信息信號處理過程中，如對信號的過濾、檢測、預測等，都要使用濾波器，數字濾波器是數字信號處理（DSP，DigitalSignalProcessing）中使用最廣泛的一種器件。常用的濾波器有無限長單位脈沖響應（ⅡR）濾波器和有限長單位脈沖響應（FIR）濾波器兩種[1]，其中，FIR濾波器能提供理想的線性相位響應，在整個頻帶上獲得常數群時延從而得到零失真輸出信號，同時它可以采用十分簡單的算法實現，這兩個優點使FIR濾波器成為明智的設計工程師的首選，在采用VHDL或VerilogHDL等硬件描述語言設計數字濾波器時，由于程序的編寫往往不能達到良好優化而使濾波器性能表現一般。而采用調試好的IPCore需要向Altera公司購買。筆者采用了一種基于DSPBuilder的FPGA設計方法，使FIR濾波器設計較為簡單易行，并能滿足設計要求。
上傳時間： 2014-01-21
上傳用戶：ruan2570406
采用相關的算法進行同步，并可粗略估計出多徑信道的時延
標簽： 算法
上傳時間： 2014-01-12
上傳用戶：釣鰲牧馬
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