設(shè)計(jì)Principle of computer interface technology and curriculum design 電子時(shí)鐘課程設(shè)計(jì) 不是單片機(jī)那種啊!!! 要用數(shù)碼管顯示的 設(shè)計(jì)目的： 掌握中斷處理程序的編程方法 掌握數(shù)碼顯示電路的驅(qū)動(dòng)方法 問(wèn)題補(bǔ)充：實(shí)驗(yàn)內(nèi)容： 利用PC機(jī)的硬件定時(shí)8253、中斷和數(shù)碼顯示電路，設(shè)計(jì)一個(gè)電子時(shí)鐘，格式：XX XX XX從左向右分別為:時(shí)、分、秒
標(biāo)簽： curriculum technology Principle interface
上傳時(shí)間： 2016-08-07
上傳用戶：維子哥哥
用Delphi設(shè)計(jì)的一個(gè)超市管理系統(tǒng)，分前臺(tái)和后臺(tái)
標(biāo)簽： Delphi 超市管理系統(tǒng)
上傳時(shí)間： 2013-12-15
上傳用戶：003030
通過(guò)引入與余差有關(guān)的代價(jià)函數(shù),給出了一種高精度估計(jì)基礎(chǔ)矩陣的線性算法——加權(quán)平移算法.首先 將原始輸入數(shù)據(jù)加權(quán),計(jì)算加權(quán)后數(shù)據(jù)的重心坐標(biāo),將坐標(biāo)原點(diǎn)平移到該重心坐標(biāo),再作歸一化處理.然后用8點(diǎn) 算法求出基礎(chǔ)矩陣F陣的8個(gè)參數(shù),實(shí)現(xiàn)了F陣的高精度估計(jì).實(shí)驗(yàn)結(jié)果表明,此算法具有良好的魯棒性,且余差 和對(duì)極距離都小于其他線性算法,提高了基礎(chǔ)矩陣的精度.
標(biāo)簽： 加權(quán) 數(shù)據(jù) 算法 函數(shù)
上傳時(shí)間： 2016-08-15
上傳用戶：zgu489
用VHDL硬件描述語(yǔ)言完成秒表的設(shè)計(jì)，分6個(gè)模塊
標(biāo)簽： VHDL 硬件描述語(yǔ)言
上傳時(shí)間： 2016-08-24
上傳用戶：大三三
電子秒表的設(shè)計(jì) 1、用系統(tǒng)8253定時(shí)器提供的55ms定時(shí)單位，設(shè)計(jì)秒表定時(shí)程序。 2、有關(guān)系統(tǒng)定時(shí)方法： PC機(jī)系統(tǒng)中的8253定時(shí)器0工作于方式3，外部提供一個(gè)時(shí)鐘作為CLK信號(hào), 頻率：f=1.1931816MHz。 定時(shí)器0輸出方波的頻率:fout=1.1931816/65536=18.2Hz。 輸出方波的周期Tout=1/18.2=54.945ms。8253A每隔55ms引起一次中斷
上傳時(shí)間： 2014-06-21
上傳用戶：lhw888
wavelet_fractal_compressor小波技術(shù)與分形技術(shù)相結(jié)合進(jìn)行圖像壓縮，壓縮效果好，但是運(yùn)行時(shí)間比較長(zhǎng)。作為實(shí)驗(yàn)還是可以用的
標(biāo)簽： wavelet_fractal_compressor 分形 圖像壓縮
上傳時(shí)間： 2016-09-06
上傳用戶：qw12
Thinking C++ 中文版,學(xué)習(xí)VC++的好書(shū),用簡(jiǎn)單的例子和簡(jiǎn)練的敘述講解C++編程，別具特色。 全書(shū)共分十八章，內(nèi)容涉及對(duì)象的演化、數(shù)據(jù)抽象、隱藏實(shí)現(xiàn)、初始化與清除、函數(shù)重載與缺省參數(shù)、輸入輸出流介紹、常量、內(nèi)聯(lián)函數(shù)、命名控制、引用和拷貝構(gòu)造函數(shù)、運(yùn)算符重載、動(dòng)態(tài)對(duì)象創(chuàng)建、繼承和組合、多態(tài)和虛函數(shù)、模板和包容器類、多重繼承、異常處理和運(yùn)行時(shí)類型識(shí)別。 本書(shū)作為正式教材和自學(xué)用書(shū)均非常優(yōu)秀，作為程序設(shè)計(jì)者的參考用書(shū)亦極為合適。
上傳時(shí)間： 2013-12-23
上傳用戶：rocketrevenge
一種改進(jìn)的三幀差分算法，很好用，可以看看，作為一種參考資料
上傳時(shí)間： 2016-09-30
上傳用戶：894898248
本文使用實(shí)例描述了在 FPGA/CPLD 上使用 VHDL 進(jìn)行分頻器設(shè) 計(jì)，包括偶數(shù)分頻、非 50％占空比和 50％占空比的奇數(shù)分頻、半整數(shù) （N+0.5）分頻、小數(shù)分頻、分?jǐn)?shù)分頻以及積分分頻。所有實(shí)現(xiàn)均可 通過(guò) Synplify Pro 或 FPGA 生產(chǎn)廠商的綜合器進(jìn)行綜合，形成可使 用的電路，并在 ModelSim 上進(jìn)行驗(yàn)證。
上傳時(shí)間： 2013-12-15
上傳用戶：從此走出陰霾
Matlab 是套應(yīng)用於科學(xué)與工程領 域中數 值計(jì)算、分析與模擬的應(yīng)用軟體，結(jié)合了 數 值分析、矩陣運(yùn)算及繪圖等功能，功能強(qiáng)大、操作介面簡(jiǎn)易 。在大學(xué)線性代數 及微積分課程中均可應(yīng)用 Matlab 來 輔助學(xué)習(xí)。
標(biāo)簽： Matlab 63924 63849 工程
上傳時(shí)間： 2013-12-23
上傳用戶：zuozuo1215
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
