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  • 本文提出一個根值4 蝴蝶元素使用(m, n) - 櫃臺減少硬體複雜, 延遲時間, 和電力消費被介入在使用常規(guī)加法器。並且一臺修改過的換向器為FFT 算法被描述與用管道運輸?shù)膶嵤┮黄馂檫B續(xù)輸入資料減少資

    本文提出一個根值4 蝴蝶元素使用(m, n) - 櫃臺減少硬體複雜, 延遲時間, 和電力消費被介入在使用常規(guī)加法器。並且一臺修改過的換向器為FFT 算法被描述與用管道運輸?shù)膶嵤┮黄馂檫B續(xù)輸入資料減少資料記憶要求。

    標(biāo)簽: FFT 元素 修改 加法器

    上傳時間: 2015-12-04

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  • 利用89s51去寫結(jié)構(gòu)化keil-C 4x4鍵盤掃描+LCD螢?zāi)伙@示 HW01:四則運算+時鍾顯示 HW02:頻率偵測器 ps.鍵盤掃描不是利用延遲作彈跳(推薦)

    利用89s51去寫結(jié)構(gòu)化keil-C 4x4鍵盤掃描+LCD螢?zāi)伙@示 HW01:四則運算+時鍾顯示 HW02:頻率偵測器 ps.鍵盤掃描不是利用延遲作彈跳(推薦)

    標(biāo)簽: keil-C 89s51 HW 4x4

    上傳時間: 2014-11-22

    上傳用戶:zycidjl

  • GBT 16915.4-2003 家用和類似用途固定電氣裝置的開關(guān) 第2部分:特殊要求 第3節(jié):延時開關(guān).doc

    GBT 16915.4-2003 家用和類似用途固定電氣裝置的開關(guān) 第2部分:特殊要求 第3節(jié):延時開關(guān).doc

    標(biāo)簽: 16915.4 2003 GBT

    上傳時間: 2013-04-15

    上傳用戶:eeworm

  • 用C51編寫單片機(jī)延時函數(shù).rar

    用C51編寫單片機(jī)延時函數(shù) ,測試和計算了一些已有的延時函數(shù)。

    標(biāo)簽: C51 編寫 單片機(jī)

    上傳時間: 2013-07-02

    上傳用戶:西伯利亞狼

  • 單片機(jī)延時計算小程序.rar

    單片機(jī)延時計算小工具,非常實用的,希望對單片機(jī)開發(fā)的學(xué)習(xí)者有用。

    標(biāo)簽: 單片機(jī) 延時計算 程序

    上傳時間: 2013-05-19

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  • FPGA內(nèi)全數(shù)字延時鎖相環(huán)的設(shè)計.rar

    現(xiàn)場可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年,從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在,F(xiàn)PGA已廣泛地應(yīng)用于通信、消費類電子和車用電子類等領(lǐng)域,但國內(nèi)市場基本上是國外品牌的天下。 在高密度FPGA中,芯片上時鐘分布質(zhì)量變的越來越重要,時鐘延遲和時鐘偏差已成為影響系統(tǒng)性能的重要因素。目前,為了消除FPGA芯片內(nèi)的時鐘延遲,減小時鐘偏差,主要有利用延時鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法,而其各自又分為數(shù)字設(shè)計和模擬設(shè)計。雖然用模擬的方法實現(xiàn)的DLL所占用的芯片面積更小,輸出時鐘的精度更高,但從功耗、鎖定時間、設(shè)計難易程度以及可復(fù)用性等多方面考慮,我們更愿意采用數(shù)字的方法來實現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ),對全數(shù)字延時鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計,在此基礎(chǔ)上設(shè)計出具有自主知識產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時間里,從對電路整體功能分析、邏輯電路設(shè)計、晶體管級電路設(shè)計和仿真以及最后對設(shè)計好的電路仿真分析、電路的優(yōu)化等做了大量的工作,通過比較DLL與PLL、數(shù)字DLL與模擬DLL,深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理,設(shè)計出了符合指標(biāo)要求的全數(shù)字DLL模塊電路,為開發(fā)自我知識產(chǎn)權(quán)的FPGA奠定了堅實的基礎(chǔ)。 本文先簡要介紹FPGA及其時鐘管理技術(shù)的發(fā)展,然后深入分析對比了DLL和PLL兩種時鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計考慮,給出了全數(shù)字DLL整體架構(gòu)設(shè)計。最后對DLL整體電路進(jìn)行整體仿真分析,驗證電路功能,得出應(yīng)用參數(shù)。在設(shè)計中,用Verilog-XL對部分電路進(jìn)行數(shù)字仿真,Spectre對進(jìn)行部分電路的模擬仿真,而電路的整體仿真工具是HSIM。 本設(shè)計采用TSMC0.18μmCMOS工藝庫建模,設(shè)計出的DLL工作頻率范圍從25MHz到400MHz,工作電壓為1.8V,工作溫度為-55℃~125℃,最大抖動時間為28ps,在輸入100MHz時鐘時的功耗為200MW,達(dá)到了國外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計,可以實現(xiàn)時鐘占空比調(diào)節(jié),2倍頻,以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。

    標(biāo)簽: FPGA 全數(shù)字 延時

    上傳時間: 2013-06-10

    上傳用戶:yd19890720

  • 能精確計算C語言延時程序中延時時間的小工具

    能精確計算C語言延時程序中延時時間的小工具

    標(biāo)簽: 計算 C語言 延時程序 延時

    上傳時間: 2013-07-29

    上傳用戶:357739060

  • 精密延時電路在UWB雷達(dá)發(fā)射機(jī)

    超寬帶沖激雷達(dá)是一種新體制雷達(dá),其發(fā)射信號是無高頻載頻,寬度僅為納秒級的沖激脈沖。得益于這種特殊的發(fā)射信號,超寬帶沖激雷達(dá)具有優(yōu)異的探測性能和廣泛的應(yīng)用前景。自然地,對于發(fā)射機(jī)的研究,在超寬帶沖激雷達(dá)研究領(lǐng)域有著極其重要的地位。本文在超寬帶沖激雷達(dá)實驗系統(tǒng)的基礎(chǔ)上,對其發(fā)射機(jī)進(jìn)行了深入研究,主要內(nèi)容如下: 1、介紹了超寬帶沖激雷達(dá)發(fā)射機(jī),尤其是脈沖源的原理及設(shè)計。 2、分析了決定超寬帶沖激雷達(dá)探測距離的因素。在此基礎(chǔ)上尋求通過提高發(fā)射信號脈沖重復(fù)頻率來增大發(fā)射機(jī)的能量輸出;提出了一種提高脈沖重復(fù)頻率的方法。設(shè)計了基于現(xiàn)場可編程門陣列的延時控制電路,對提高脈沖重復(fù)頻率予以工程實現(xiàn)。 3、提出了超寬帶沖激雷達(dá)波束掃描的實現(xiàn)方法:通過精密控制各發(fā)射機(jī)脈沖源觸發(fā)時間,在各路發(fā)射信號之間產(chǎn)生一定的延時。設(shè)計了運用現(xiàn)場可編程門陣列實現(xiàn)這種控制的精密延時電路。

    標(biāo)簽: UWB 精密 延時電路 雷達(dá)發(fā)射機(jī)

    上傳時間: 2013-08-05

    上傳用戶:564708051@qq.com

  • WinAVR中的延時函數(shù)

    WinAVR中自帶的延時函數(shù)說明 WinAVR中自帶的延時函數(shù)說明

    標(biāo)簽: WinAVR 延時函數(shù)

    上傳時間: 2013-06-14

    上傳用戶:Late_Li

  • FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計改善即時應(yīng)用性能

    FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計改善即時應(yīng)用性能,臺灣人寫的,關(guān)于FPGA應(yīng)用的技術(shù)文章

    標(biāo)簽: FPGA 嵌入式 系統(tǒng) 性能

    上傳時間: 2013-08-20

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