在直流電氣傳動(dòng)系統(tǒng)中使用的可控直流電源大部分是晶閘管相控整流電源,而晶閘管觸發(fā)脈沖形成單元是晶閘管相控整流系統(tǒng)的重要組成部分.該設(shè)計(jì)采用現(xiàn)場(chǎng)可編程門(mén)陣列控制實(shí)現(xiàn)了晶閘管觸發(fā)器的數(shù)字化,與傳統(tǒng)的晶閘管觸發(fā)控制器相比有脈沖對(duì)稱度好等許多優(yōu)點(diǎn),具有廣闊的應(yīng)用前景.該論文首先系統(tǒng)分析了晶閘管觸發(fā)器的各種性能指標(biāo),并對(duì)常見(jiàn)的觸發(fā)器進(jìn)行了分類.通過(guò)分析不同類型觸發(fā)器的優(yōu)缺點(diǎn),最終確定采用三相同步的絕對(duì)觸發(fā)方式,這種方式在控制器內(nèi)部資源允許的前提下,在外圍電路很少的情況下就能實(shí)現(xiàn)高性能控制,簡(jiǎn)化了系統(tǒng)設(shè)計(jì).其次,對(duì)開(kāi)發(fā)硬件和軟件以及編程語(yǔ)言進(jìn)行了介紹.另外,詳細(xì)闡述了采用現(xiàn)場(chǎng)可編程門(mén)陣列EPFl0K10器件實(shí)現(xiàn)具有相序自適應(yīng)、缺相保護(hù)等功能的晶閘管觸發(fā)器的軟硬件設(shè)計(jì).最后,使用自主開(kāi)發(fā)的觸發(fā)器構(gòu)成一套三相全控橋整流設(shè)備,并給出了實(shí)驗(yàn)結(jié)果和波形分析.試驗(yàn)結(jié)果表明,該論文設(shè)計(jì)的基于FPGA/CPLD的晶閘管智能觸發(fā)控制器能夠滿足一般工業(yè)控制要求,達(dá)到了預(yù)期的目的.
標(biāo)簽：
FPGACPLD
電力電子
控制器
上傳時(shí)間：
2013-04-24
上傳用戶：baitouyu
ASIC對(duì)產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對(duì)較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢(shì)和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場(chǎng)可編程門(mén)陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對(duì)性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹(shù)的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過(guò)對(duì)循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對(duì)FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過(guò)對(duì)T的控制端的不同配置來(lái)實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語(yǔ)言,通過(guò)轉(zhuǎn)換為相應(yīng)的VHDL語(yǔ)言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開(kāi)發(fā)系統(tǒng)中的VHDL語(yǔ)言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問(wèn)題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對(duì)實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.
標(biāo)簽：
FPGA
可重構(gòu)
通訊
糾錯(cuò)
上傳時(shí)間：
2013-07-01
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