EDA （Electronic Design Automation）即“電子設(shè)計(jì)自動(dòng)化”，是指以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件為開發(fā)環(huán)境，以硬件描述語言為設(shè)計(jì)語言，以可編程器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程?！肮び破涫拢叵壤淦鳌保虼?，EDA工具在電子系統(tǒng)設(shè)計(jì)中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設(shè)計(jì)開發(fā)領(lǐng)域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個(gè)特殊的軟件包中的一個(gè)或多個(gè)，因此這一領(lǐng)域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設(shè)計(jì)及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按功能進(jìn)行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業(yè)軟件公司，業(yè)內(nèi)最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產(chǎn)品而開發(fā)的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨(dú)立于半導(dǎo)體器件廠商，具有良好的標(biāo)準(zhǔn)化和兼容性，適合于學(xué)術(shù)研究單位使用，但系統(tǒng)復(fù)雜、難于掌握且價(jià)格昂貴；后者能針對(duì)自己器件的工藝特點(diǎn)作出優(yōu)化設(shè)計(jì)，提高資源利用率，降低功耗，改善性能，比較適合產(chǎn)品開發(fā)單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發(fā)環(huán)境 由半導(dǎo)體公司提供，基本上可以完成從設(shè)計(jì)輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發(fā)流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優(yōu)勢是功能全集成化，可以加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期；缺點(diǎn)是在綜合和仿真環(huán)節(jié)與專業(yè)的軟件相比，都不是非常優(yōu)秀的。 (2) 綜合類 這類軟件的功能是對(duì)設(shè)計(jì)輸入進(jìn)行邏輯分析、綜合和優(yōu)化，將硬件描述語句（通常是系統(tǒng)級(jí)的行為描述語句）翻譯成最基本的與或非門的連接關(guān)系（網(wǎng)表），導(dǎo)出給PLD/FPGA廠家的軟件進(jìn)行布局和布線。為了優(yōu)化結(jié)果，在進(jìn)行較復(fù)雜的設(shè)計(jì)時(shí)，基本上都使用這些專業(yè)的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發(fā)工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對(duì)設(shè)計(jì)進(jìn)行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時(shí)、線延時(shí)等的“時(shí)序仿真”（也叫“后仿真”）。復(fù)雜一些的設(shè)計(jì)，一般需要使用這些專業(yè)的仿真軟件。因?yàn)橥瑯拥脑O(shè)計(jì)輸入，專業(yè)軟件的仿真速度比集成環(huán)境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們?cè)谛阅苌细饔兴L，有的綜合優(yōu)化能力突出，有的仿真模擬功能強(qiáng)，好在多數(shù)工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發(fā)工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設(shè)置直接調(diào)用Modelsim和 Synplify進(jìn)行仿真和綜合。 如果設(shè)計(jì)的硬件系統(tǒng)不是很大，對(duì)綜合和仿真的要求不是很高，那么可以在一個(gè)集成的開發(fā)環(huán)境中完成整個(gè)設(shè)計(jì)流程。如果要進(jìn)行復(fù)雜系統(tǒng)的設(shè)計(jì)，則常規(guī)的方法是多種EDA工具協(xié)調(diào)工作，集各家之所長來完成設(shè)計(jì)流程。
上傳時(shí)間： 2013-11-19
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徹底解決99在以往不能完全漢化的問題，全面實(shí)現(xiàn)漢化，具體到每個(gè)對(duì)話框和工作表，對(duì)初學(xué)者和英文不好的用戶非常實(shí)用，也非常簡單！ 用過的，麻煩頂一下我，或加一點(diǎn)分，謝謝啦！
上傳時(shí)間： 2013-10-08
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討論、研究高性能覆銅板對(duì)它所用的環(huán)氧樹脂的性能要求，應(yīng)是立足整個(gè)產(chǎn)業(yè)鏈的角度去觀察、分析。特別應(yīng)從HDI多層板發(fā)展對(duì)高性能CCL有哪些主要性能需求上著手研究。HDI多層板有哪些發(fā)展特點(diǎn)，它的發(fā)展趨勢如何——這都是我們所要研究的高性能CCL發(fā)展趨勢和重點(diǎn)的基本依據(jù)。而HDI多層板的技術(shù)發(fā)展，又是由它的應(yīng)用市場——終端電子產(chǎn)品的發(fā)展所驅(qū)動(dòng)（見圖1）。 圖1 在HDI多層板產(chǎn)業(yè)鏈中各類產(chǎn)品對(duì)下游產(chǎn)品的性能需求關(guān)系圖 1．HDI多層板發(fā)展特點(diǎn)對(duì)高性能覆銅板技術(shù)進(jìn)步的影響1.1 HDI多層板的問世，對(duì)傳統(tǒng)PCB技術(shù)及其基板材料技術(shù)是一個(gè)嚴(yán)峻挑戰(zhàn)20世紀(jì)90年代初，出現(xiàn)新一代高密度互連（High Density Interconnection，簡稱為 HDI）印制電路板——積層法多層板（Build—Up Multiplayer printed board，簡稱為 BUM）的最早開發(fā)成果。它的問世是全世界幾十年的印制電路板技術(shù)發(fā)展歷程中的重大事件。積層法多層板即HDI多層板，至今仍是發(fā)展HDI的PCB的最好、最普遍的產(chǎn)品形式。在HDI多層板之上，將最新PCB尖端技術(shù)體現(xiàn)得淋漓盡致。HDI多層板產(chǎn)品結(jié)構(gòu)具有三大突出的特征：“微孔、細(xì)線、薄層化”。其中“微孔”是它的結(jié)構(gòu)特點(diǎn)中核心與靈魂。因此，現(xiàn)又將這類HDI多層板稱作為“微孔板”。HDI多層板已經(jīng)歷了十幾年的發(fā)展歷程，但它在技術(shù)上仍充滿著朝氣蓬勃的活力，在市場上仍有著前程廣闊的空間。
標(biāo)簽： 性能 發(fā)展趨勢 覆銅板 環(huán)氧樹脂
上傳時(shí)間： 2013-11-22
上傳用戶：gundan
工藝流程波峰焊中的成型工作，是生產(chǎn)過程中效率最低的部分之一，相應(yīng)帶來了靜電損壞風(fēng)險(xiǎn)并使交貨期延長，還增加了出錯(cuò)的機(jī)會(huì)。雙面貼裝A面布有大型IC器件，B面以片式元件為主充分利用PCB空間，實(shí)現(xiàn)安裝面積最小化，效率高單面混裝* 如果通孔元件很少，可采用回流焊和手工焊的方式一面貼裝、另一面插裝* 如果通孔元件很少，可采用回流焊和手工焊的方式
上傳時(shí)間： 2013-11-14
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PCB設(shè)計(jì)問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當(dāng)板子布得很密時(shí)，情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時(shí)，會(huì)產(chǎn)生錯(cuò)誤，但這種錯(cuò)誤可以忽略。往往這種錯(cuò)誤很多，有幾百個(gè)，將其他更重要的錯(cuò)誤淹沒了，如何使Verify Design會(huì)略掉這種錯(cuò)誤，或者在眾多的錯(cuò)誤中快速找到重要的錯(cuò)誤?！? 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯(cuò)誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關(guān)制造方面的一個(gè)檢查，您沒有相關(guān)設(shè)定，所以可以不檢查。 問： 怎樣導(dǎo)出jop文件？答：應(yīng)該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件?，F(xiàn)在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個(gè)asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導(dǎo)入reu文件？答：在ECO與Design 工具盒中都可以進(jìn)行，分別打開ECO與Design 工具盒，點(diǎn)擊右邊第2個(gè)圖標(biāo)就可以。 問： 為什么我在pad stacks中再設(shè)一個(gè)via:1(如附件）和默認(rèn)的standardvi(如附件）在布線時(shí)V選擇1，怎么布線時(shí)按add via不能添加進(jìn)去這是怎么回事，因?yàn)橛袝r(shí)要使用兩種不同的過孔。答：PowerPCB中有多個(gè)VIA時(shí)需要在Design Rule下根據(jù)信號(hào)分別設(shè)置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時(shí)就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。 問：為什么我把On-line DRC設(shè)置為prevent..移動(dòng)元時(shí)就會(huì)彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會(huì)呢?答：首先這不是錯(cuò)誤,出現(xiàn)的原因是在數(shù)據(jù)中沒有BOARD OUTLINE.您可以設(shè)置一個(gè),但是不使用它作為CAM輸出數(shù)據(jù). 問：我用ctrl+c復(fù)制線時(shí)怎設(shè)置原點(diǎn)進(jìn)行復(fù)制，ctrl+v粘帖時(shí)總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答： 復(fù)制布線時(shí)與上面的MOVE MODE設(shè)置沒有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問：用(圖4)進(jìn)行修改線時(shí)拉起時(shí)怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請(qǐng)檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會(huì)有一條不能和在一起，而你教程里都會(huì)好好的(圖8)答：這可能還是與您的GRID 設(shè)置有關(guān),不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個(gè)軟件都不相同,所以需要多練習(xí)。 問： 尊敬的老師:您好！這個(gè)圖已經(jīng)畫好了，但我只對(duì)（如圖1）一種的完全間距進(jìn)行檢查，怎么錯(cuò)誤就那么多，不知怎么改進(jìn)。請(qǐng)老師指點(diǎn)。這個(gè)圖在附件中請(qǐng)老師幫看一下，如果還有什么問題請(qǐng)指出來，本人在改進(jìn)。謝?。。。。〈穑赫?qǐng)注意您的DRC SETUP窗口下的設(shè)置是錯(cuò)誤的,現(xiàn)在選中的SAME NET是對(duì)相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項(xiàng)參數(shù)的含義請(qǐng)仔細(xì)閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請(qǐng)幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動(dòng)建元件參數(shù)中有幾個(gè)不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對(duì)應(yīng)U102和U103元件應(yīng)寫什么數(shù)值，還有這兩個(gè)元件SILK怎么自動(dòng)設(shè)置，以及SILK內(nèi)有個(gè)圓圈怎么才能畫得與該元件參數(shù)一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點(diǎn)間的距離.請(qǐng)根據(jù)元件資料自己計(jì)算。
標(biāo)簽： PCB 設(shè)計(jì)問題 集錦
上傳時(shí)間： 2013-10-07
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阻抗匹配 阻抗匹配（Impedance matching）是微波電子學(xué)里的一部分，主要用于傳輸線上，來達(dá)至所有高頻的微波信號(hào)皆能傳至負(fù)載點(diǎn)的目的，不會(huì)有信號(hào)反射回來源點(diǎn)，從而提升能源效益?！ 〈篌w上，阻抗匹配有兩種，一種是透過改變阻抗力（lumped-circuit matching），另一種則是調(diào)整傳輸線的波長（transmission line matching）?！ ∫ヅ湟唤M線路，首先把負(fù)載點(diǎn)的阻抗值，除以傳輸線的特性阻抗值來歸一化，然后把數(shù)值劃在史密夫圖表上?！ “央娙莼螂姼信c負(fù)載串聯(lián)起來，即可增加或減少負(fù)載的阻抗值，在圖表上的點(diǎn)會(huì)沿著代表實(shí)數(shù)電阻的圓圈走動(dòng)。如果把電容或電感接地，首先圖表上的點(diǎn)會(huì)以圖中心旋轉(zhuǎn)180度，然后才沿電阻圈走動(dòng)，再沿中心旋轉(zhuǎn)180度。重覆以上方法直至電阻值變成1，即可直接把阻抗力變?yōu)榱阃瓿善ヅ?。 由?fù)載點(diǎn)至來源點(diǎn)加長傳輸線，在圖表上的圓點(diǎn)會(huì)沿著圖中心以逆時(shí)針方向走動(dòng)，直至走到電阻值為1的圓圈上，即可加電容或電感把阻抗力調(diào)整為零，完成匹配.........
標(biāo)簽： 阻抗匹配
上傳時(shí)間： 2013-11-13
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Arduino教程_Arduino圖形化編程軟件_ArduBlock
標(biāo)簽： Arduino ArduBlock 教程 圖形化編程
上傳時(shí)間： 2013-11-24
上傳用戶：pans0ul
附件cad字體庫大全共包括最新最全CAD字體庫共有1300多種CAD字體。 cad字體庫安裝方法： 1、點(diǎn)擊cad-fonts.exe 解壓。 2、將字體文件復(fù)制后，粘貼到CAD安裝文件夾里的Fons文件夾里 例：C:\CAD\AutoCAD 2004\Fonts
標(biāo)簽： cad CAD 字體庫 免費(fèi)下載
上傳時(shí)間： 2013-11-03
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為了提高交錯(cuò)并聯(lián)變換器的性能，對(duì)四相交錯(cuò)并聯(lián)雙向DC/DC變換器中不對(duì)稱耦合電感進(jìn)行分析，推導(dǎo)出等效穩(wěn)態(tài)電感和等效暫態(tài)電感的數(shù)學(xué)表達(dá)式。結(jié)合提出的耦合電感結(jié)構(gòu)進(jìn)行不對(duì)稱耦合電感對(duì)稱化研究。通過Saber和3D Maxwell軟件進(jìn)行仿真驗(yàn)證和樣機(jī)實(shí)驗(yàn)，驗(yàn)證了理論分析和仿真結(jié)果的正確性。
標(biāo)簽： 交錯(cuò)并聯(lián) 變換器 耦合電感 對(duì)稱
上傳時(shí)間： 2013-10-19
上傳用戶：wangfei22
風(fēng)力發(fā)電系統(tǒng)的輸出功率受外界因數(shù)和風(fēng)速的影響。為了提高小型風(fēng)機(jī)發(fā)電機(jī)組的轉(zhuǎn)換效率，文中采用一種最大功率優(yōu)化跟蹤算法。以變步長來跟蹤風(fēng)速變化，當(dāng)功率變化小于一個(gè)閾值時(shí)停止搜索，來實(shí)現(xiàn)最大功率收索的快速性和穩(wěn)定性。以帶齒輪箱6 kW的鼠籠異步式風(fēng)力發(fā)電并網(wǎng)為基礎(chǔ)，通過Matlab/Simulink軟件仿真結(jié)果證實(shí)此種方法與定步長爬山法相比，能夠達(dá)到快速跟蹤最大功率點(diǎn)和避免達(dá)到最大功率點(diǎn)附近的時(shí)候頻繁波動(dòng)。
標(biāo)簽： 風(fēng)機(jī) 最大功率點(diǎn) 仿真研究 策略
上傳時(shí)間： 2013-11-14
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