這是一個(gè)c語(yǔ)言解二維方程式,由電腦自動(dòng)求解數(shù)學(xué),對(duì)初學(xué)者而言相當(dāng)容易些改理解.
標(biāo)簽： 方程
上傳時(shí)間： 2013-12-27
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5分鐘學(xué)會(huì)使用CPLD,5分鐘學(xué)會(huì)使5分鐘學(xué)會(huì)使用CPLD,用CPLD,5分鐘學(xué)會(huì)使用CPLD
標(biāo)簽： CPLD 分
上傳時(shí)間： 2014-01-10
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OPNET的介紹電子書，包含模組的創(chuàng)見(jiàn)和連結(jié)、網(wǎng)路協(xié)定的設(shè)計(jì)等介紹
標(biāo)簽： OPNET
上傳時(shí)間： 2014-01-08
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是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來(lái)
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
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圖形話介面顯示設(shè)計(jì), 主要透過(guò)Embedded Visual C
標(biāo)簽： Embedded Visual
上傳時(shí)間： 2016-04-25
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這是一個(gè)Verilog的電梯控制程序碼,控制樓層為1~4樓,關(guān)開(kāi)門...等
標(biāo)簽： Verilog 控制 程序
上傳時(shí)間： 2016-05-04
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使用硬體描述語(yǔ)言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語(yǔ)法架構(gòu)，VHDL的零件庫(kù)(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽： HDL
上傳時(shí)間： 2014-01-22
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電子書Absolute.C.plus.plu
標(biāo)簽： Absolute plus plu
上傳時(shí)間： 2013-12-23
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5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽： bits 加法器 法器 程式
上傳時(shí)間： 2016-05-18
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Accelerated c++ 電子書 對(duì) c++ container 多有描述
標(biāo)簽： Accelerated container
上傳時(shí)間： 2014-01-15
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