FPGA 開發(fā)板源碼。芯片為Mars EP1C6F.VHDL語言?？蓪崿F(xiàn)一些基本的功能。如乘法器、加法器、多路選擇器等。
標簽： FPGA Mars VHDL EP
上傳時間： 2017-05-25
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FPGA開發(fā)板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。
標簽： Verilog EP1C6F FPGA Mars
上傳時間： 2014-11-10
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歐幾里德算法：輾轉(zhuǎn)求余 原理: gcd(a,b)=gcd(b,a mod b) 當b為0時,兩數(shù)的最大公約數(shù)即為a getchar()會接受前一個scanf的回車符
標簽： gcd getchar scanf mod
上傳時間： 2014-01-10
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用spice描述的8x8改進Booth碼加wallance壓縮的乘法器，并且進行了優(yōu)化，時間性能相當高
標簽： wallance spice Booth 8x8
上傳時間： 2013-12-21
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//9488定時器B功能測試 9488定時器B功能測試B:DAMI調(diào)試通過: 9488 8位定時器B的使用 有關的I/O為三個:TBPWM(輸出)(P1.0) 模式有:間隔定時功能,PWM模式 有定時中斷:定時器B溢出中斷
標簽： 9488 TBPWM DAMI 定時器
上傳時間： 2017-06-01
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乘法器功能 直接實現(xiàn)兩個數(shù)字信號的相乘～
標簽： 乘法器 數(shù)字信號
上傳時間： 2017-06-06
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這是一個用vhdl硬件描述語言實現(xiàn)的乘法器而不是多路選擇器
標簽： vhdl 硬件描述語言 乘法器 多路
上傳時間： 2013-12-31
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VHDL實現(xiàn)的8位乘法器，所有仿真全部通過
標簽： VHDL 8位 乘法器
上傳時間： 2013-12-04
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一個基于VerilogHDL語言的16位的booth算法的乘法器及其測試代碼
標簽： VerilogHDL booth 語言 算法
上傳時間： 2014-01-18
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實現(xiàn)了三種乘法器，可以進行性能比較，比較有較之
標簽： 乘法器
上傳時間： 2017-06-25
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