GF_2_m_域乘法器的快速設(shè)計(jì)及FPGA實(shí)現(xiàn)，ＲＳ編碼及其譯碼都是在GF_2_m_域中進(jìn)行的
標(biāo)簽： FPGA GF 乘法器
上傳時(shí)間： 2016-09-22
上傳用戶：xsnjzljj
GF_2_m_域乘法器的快速設(shè)計(jì)及FPGA實(shí)現(xiàn)，對(duì)于rs編翼碼的理解和設(shè)計(jì)有幫助
上傳時(shí)間： 2013-12-12
上傳用戶：日光微瀾
基于BOOTH的32位快速乘法器的設(shè)計(jì)源碼
標(biāo)簽： BOOTH 乘法器 源碼
上傳用戶：pinksun9
altera fpga verilog 設(shè)計(jì)的基于查找表的DCT程序及zigzag掃描程序，已經(jīng)過matlab 和modelsim 驗(yàn)證，文件中包含TESTBENCH ，直接可用
標(biāo)簽： verilog altera zigzag fpga
上傳時(shí)間： 2016-10-08
上傳用戶：362279997
xilinx里的乘法器ip核程序，booth乘法 wallace tree算法 4-2壓縮編碼 超前進(jìn)位加法
標(biāo)簽： xilinx 乘法器 程序
上傳時(shí)間： 2016-10-17
上傳用戶：ve3344
64位乘法器源碼verilog,經(jīng)過驗(yàn)證測試
標(biāo)簽： verilog 乘法器 源碼 驗(yàn)證測試
上傳時(shí)間： 2016-10-18
上傳用戶：hwl453472107
32位元2進(jìn)位SIGNED乘法器32位元SIGNED乘法器
標(biāo)簽： SIGNED 乘法器
上傳時(shí)間： 2013-12-17
上傳用戶：皇族傳媒
這是我用verilog hdl語言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.
標(biāo)簽： verilog booth hdl 家
上傳時(shí)間： 2013-11-29
上傳用戶：jjj0202
用VHDL寫的4*4乘法器，學(xué)習(xí)VHDL語言的可以
標(biāo)簽： VHDL 乘法器
上傳時(shí)間： 2014-11-24
上傳用戶：JasonC
精通verilog HDL語言編程源碼之2--常用乘法器設(shè)計(jì)
標(biāo)簽： verilog HDL 語言編程 源碼
上傳時(shí)間： 2014-11-28
上傳用戶：趙云興
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