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arm9_fpga2_verilog是一個(gè)可以綜合的用verilog寫的arm9的ip軟核

arm9_fpga2_verilog是一個(gè)可以綜合的用verilog寫的arm9的ip軟核，對(duì)學(xué)習(xí)arm和FPGA開發(fā)有幫助。

標(biāo)簽： verilog fpga arm9 arm

上傳時(shí)間： 2014-12-02

上傳用戶：nanfeicui

xilinx ise 7.1下 實(shí)現(xiàn)sparten3 basys板上基于8086FPGA軟核的吃豆子游戲

xilinx ise 7.1下 實(shí)現(xiàn)sparten3 basys板上基于8086FPGA軟核的吃豆子游戲

標(biāo)簽： sparten3 xilinx basys 8086

上傳時(shí)間： 2016-04-26

上傳用戶：ecooo

FPGA USB2.0IP核,包含文擋和整個(gè)工程文件

FPGA USB2.0IP核,包含文擋和整個(gè)工程文件

標(biāo)簽： FPGA 2.0 USB IP

上傳時(shí)間： 2013-12-19

上傳用戶：wangyi39

核子空間樣本選擇方法的核最近鄰?fù)拱诸惼?/a>

標(biāo)簽： 子空間 包分類 樣本

上傳時(shí)間： 2013-12-18

上傳用戶：cjf0304

基于Cortex-M3核的ucosⅡ/ucos在STM32103上完整的移植代碼和規(guī)范的工程模板

基于Cortex-M3核的ucosⅡ/ucos在STM32103上完整的移植代碼和規(guī)范的工程模板

標(biāo)簽： ucos Cortex-M 32103 STM

上傳時(shí)間： 2016-04-28

上傳用戶：linlin

OMAP5912雙核通信機(jī)制中MPUI機(jī)制,ARM側(cè)程序.在CCStudio上運(yùn)行

OMAP5912雙核通信機(jī)制中MPUI機(jī)制,ARM側(cè)程序.在CCStudio上運(yùn)行

標(biāo)簽： CCStudio OMAP 5912 MPUI

上傳時(shí)間： 2016-05-01

上傳用戶：saharawalker

實(shí)習(xí)目的 本實(shí)驗(yàn)將練習(xí)如何運(yùn)用 DSP EVM 產(chǎn)生弦波。使學(xué)生能夠加深瞭解 TMS320C6701 EVM 發(fā)展系統(tǒng)的基本操作

實(shí)習(xí)目的 本實(shí)驗(yàn)將練習(xí)如何運(yùn)用 DSP EVM 產(chǎn)生弦波。使學(xué)生能夠加深瞭解 TMS320C6701 EVM 發(fā)展系統(tǒng)的基本操作，及一些周邊的運(yùn)作。 藉由產(chǎn)生弦波的實(shí)驗(yàn)，學(xué)習(xí)如何使用硬體及軟體。在軟體部份，使 用 Code Composer Studio（CCS） ，包含 C 編輯器、連接器（linker）和 TI 所提供的C源始碼偵錯(cuò)器（debugger） 。在硬體部份包括TMS320C67 的 浮點(diǎn) DSP 和在 EVM 板子上的類比晶片。

標(biāo)簽： EVM C6701 320C 6701

上傳時(shí)間： 2016-05-05

上傳用戶：sclyutian

有用_二維離散余弦變換的VLSI實(shí)現(xiàn)及IP軟核設(shè)計(jì)

有用_二維離散余弦變換的VLSI實(shí)現(xiàn)及IP軟核設(shè)計(jì)

標(biāo)簽： VLSI 二維離散余弦變換 IP軟核

上傳時(shí)間： 2016-05-07

上傳用戶：水中浮云

加權(quán)核函數(shù)的靜態(tài)雜波抑制效果以及殘留噪聲的高斯性和獨(dú)立性檢驗(yàn)實(shí)驗(yàn)結(jié)果演示程序。 另外

加權(quán)核函數(shù)的靜態(tài)雜波抑制效果以及殘留噪聲的高斯性和獨(dú)立性檢驗(yàn)實(shí)驗(yàn)結(jié)果演示程序。 另外，包括Uniform和Gabor加權(quán)核函數(shù)相結(jié)合的靜態(tài)雜波抑制效果以及殘留噪聲的高斯性和獨(dú)立性檢驗(yàn)實(shí)驗(yàn)結(jié)果演示程序。

標(biāo)簽： 加權(quán) 核函數(shù) 雜波 實(shí)驗(yàn)結(jié)果

上傳時(shí)間： 2014-07-27

上傳用戶：561596

基于FPGA自適應(yīng)高速RS編譯碼器的IP核設(shè)計(jì)

基于FPGA自適應(yīng)高速RS編譯碼器的IP核設(shè)計(jì)

標(biāo)簽： FPGA 高速RS編譯碼器 IP核

上傳時(shí)間： 2016-05-10

上傳用戶：asdkin