隨著圖像聲納技術的發展，對于大數據量圖像數據的壓縮成為必須要解決的一個課題。本文結合水聲圖像特點，應用VerilogHDL 語言在Quartus Ⅱ軟件環境下設計實現了JPEG基本模式編解碼器。 JPEG是國際標準化組織(ISO)和CCITT 聯合制定的靜態圖像的壓縮標準，是目前最常使用的圖像存儲格式。 論文首先介紹了JPEG編碼的基本原理，然后根據編碼的流程從總體結構上對JPEG編碼器進行了模塊劃分。對于2D—DCT變換采用了行列分離的快速算法；針對水聲圖像特點采用了DC系數直接編碼。以一幅真實的水聲圖像作為JPEG編碼器的測試輸入，對編碼器輸出的碼流經過軟件編程后正確顯示出了JPEG圖片，并分析了壓縮圖像效果和質量。 JPEG解碼器采用了和JPEG編碼器對稱的模塊劃分，2D—IDCT變換同樣采用了行列分離的快速算法；根據JPEG標準中哈夫曼編碼的特點，哈夫曼解碼采用了濃縮哈夫曼表法，降低了存儲資源，提高了解碼速度。對經本文設計的JPEG解碼器解碼后的圖片和原圖片進行了比較分析，結果表明本設計滿足要求。
上傳時間： 2013-05-25
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同步是移動通信領域中的關鍵技術，是保障通信初始和進行的必要過程，對系統的性能影響重大。縱觀移動通信系統的發展史，同步技術自始至終都是人們研究的熱點。 @@ WCDMA作為第三代移動通信無線接口標準之一，已經在全世界范圍內得到了商用。小區搜索是WCDMA的重要物理層過程，是實現下行移動臺和基站間同步的重要手段。 @@ 作為ASIC領域的一種半定制電路，現場可編程門陣列（FPGA）既解決了全定制電路不能修改的不足，又解決了原有可編程器件容量有限的問題。FPGA以其強大的現場可編程能力和開發速度優勢，逐漸成為ASIC電路中設計周期最短、開發費用最低、風險最小的器件之一。 @@ 因此，研究WCDMA同步算法及其在FPGA中的實現與驗證是具有理論和現實意義的。本文首先介紹了WCDMA物理層基礎，接著詳細討論了WCDMA主同步、輔同步和導頻同步的原理，介紹了前兩步同步的改進型算法和證明，并和傳統相關算法在資源和實現復雜度方面進行了比較，給出了下行同步的浮點仿真結果和分析。之后，深入討論了下行同步的FPGA （V4-SX-35）實現方案、運算流程和模塊間的接口設計。最后，介紹了下行同步的FPGA驗證方法。 @@ 本文較為深入的討論了WCDMA下行同步的算法和FPGA實現方案，給出了理論分析和仿真、實驗結果。并在低復雜度和資源開銷條件下，完成了FPGA的硬件設計和片上測試，達到了系統的性能指標。 @@關鍵詞：WCDMA；同步；小區搜索；FPGA
上傳時間： 2013-04-24
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為適應組合導航計算機系統的微型化、高性能度的要求，拓寬導航計算機的應用領域，本文設計出一種基于浮點型DSP(TMS320C6713)和可編程邏輯陣列器件(FPGA： EP1C12N240C8)協同合作的導航計算機系統。 論文在闡述了組合導航計算機的特點和應用要求后，提出基于DSP和FPGA的組合導航計算機系統方案。該方案以DSP為導航解算處理器，由FPGA完成IMU信號的采集和緩存以及系統控制信號的整合；DSP通過EMIF接口實現和FPGA通信。在此基礎上研究了各擴展通信接口、系統硬件原理圖和PCB的開發，且在FPGA中使用調用IP核來實現FIR低通濾波數據處理機抖激光陀螺的機抖振動的影響。其次，詳細闡述了利用TI公司的DSP集成開發環境和DSP/BIOS準實時操作系統開發多任務系統軟件的具體方案。本文引入DSP/BIOS實時操作系統提供的多任務機制，將采集處理按照功能劃分四個相對獨立的任務，這些任務在DSP/BIOS的調度下，按照用戶指定的優先級運行，大大提高系統的工作效率。最后給了DSP芯片Bootloader的制作方法。 導航計算機系統研制開發是軟、硬件研究緊密結合的過程。在微型導航計算機系統方案建立的基礎上，本文首先討論了系統硬件整體設計和軟件開發流程；其次針對導航計算機系統各個功能模塊以及多項關鍵技術進行了設計與開發工作，涉及系統數據通信模塊、模擬信號采集模塊和數據存儲模塊；最后，對導航計算機系統進行了聯合調試工作，并對各個模塊進行了詳細的功能測試與驗證，完成了微型導航計算機系統的制作。 以DSP/FPGA作為導航計算機硬件平臺的捷聯式慣性導航實時數據系統能夠滿足系統所要求的高精度、實時性、穩定性要求，適應了其高性能、低成本、低功耗的發展方向。
上傳時間： 2013-04-24
上傳用戶：lishuoshi1996
人臉自動識別技術是模式識別、圖像處理等學科的一個最熱門研究課題之一。隨著社會的發展,各方面對快速有效的自動身份驗證的要求日益迫切，而人臉識別技術作為各種生物識別技術中最重要的方法之一，已經越來越多的受到重視。對于具有實時，快捷，低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。 本文詳細分析了智能人臉識別算法原理，發展概況和前景，包括人臉檢測算法，人眼定位算法，預處理算法，PCA和ICA 算法，詳細分析了項目情況，系統劃分，軟硬件平臺的資源和使用。并在ISE軟件平臺上，用硬件描述語言(verilog HDL)對算法部分嚴格按照FPGA代碼風格進行了RTL 硬件建模，并對C++算法進行了優化處理，通過仿真與軟件算法結果進行比對，評估誤差，最后在VirtexII Pro FPGA 上進行了綜合實現。 主要研究內容如下： 首先，對硬件平臺xilinx的VirtexII Pro FPGA 上的系統資源進行了描述和研究，對存儲器sdram,RS-232 串口，JTAG 進行了研究和調試，對Coreconnect的OPB總線仲裁機理進行了兩種算法的比較，RTL 設計，仿真和綜合。利用ISE和VC++軟件平臺，對verilog和C++算法進行同步比較測試，使每步算法對應正確的結果。對軟硬件平臺的合理使用使得在項目中能盡可能多的充分利用硬件資源，制板時正確選型，以及加快設計和調試進度。其次，對人臉識別算法流程中的人臉檢測，人眼定位，預處理，識別算法分別進行了比較研究，選取其中各自性能最好的一種算法對其原理進行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現優異。人眼定位采用小塊合并算法，因為它具有快速，準確，弱時實的特點。預處理算法采用直方圖均衡加平滑的算法，簡單，高效。 識別算法采用PCA 加ICA 算法，它能最大的弱化姿態和光照對人臉識別的影響。 最后，使用Verilog HDL 硬件描述語言進行算法的RTL 建模，在C++算法的基礎上，保證原來效果的前提下，根據FPGA 硬件特點對算法進行了優化。視頻輸入輸出是人臉識別的前提，它提供FPGA 上算法需要處理的數據，預處理算法在C++算法的基礎上進行了優化，最大的減少了運算量，提高了運算速度，16 位計算器模塊使得在算法實現時可以根據系統要求，在FPGA的ip 核和自己設計的模塊之間選擇性能更好的一個來調用，FIFO的設計提供同步和異步時鐘域的數據緩存。設計在ISE和VC++軟件平臺同時進行，隨時對verilog和C++數據進行監測和比對。全部設計模塊通過仿真，達到預定的性能要求，并在FPGA 上綜合實現。
上傳時間： 2013-07-13
上傳用戶：李夢晗
低密度校驗碼(LDPC)是一種能逼近Shannon容量限的漸進好碼，其長碼性能甚至超過了Turbo碼。低密度校驗碼以其迭代譯碼復雜度低，沒有錯誤平層，碼率和碼長可靈活改變的優點成為Turbo碼強有力的競爭對手。目前，LDPC碼已廣泛應用于深空通信、光纖通信、衛星數字視頻和音頻廣播等領域，因此LDPC碼編譯碼器的硬件實現已成為糾錯編碼領域的研究熱點之一。 本文在分析LDPC碼的基本編碼結構基礎上，首先研究了LDPC碼的隨機構造方法，并給出了有效的PEG算法實現方法，重點分析了用環消除(cycle elimination)算法實現的準循環LDPC碼的構造。然后對LDPC碼的幾種不同譯碼算法進行分析比較，討論了一種適合硬件實現的譯碼算法-TDMP算法，并對易于硬件實現的TDMP算法進行了性能仿真，仿真結果表明TDMP算法作為硬件實現的譯碼算法具有優異的性能優勢。最后針對Altera公司的StratixEPIS25 FPGA芯片設計了一個基于TDMP算法的(4096，2048)非規則LDPC碼譯碼器，內部用了4個單校驗碼譯碼器并行譯1幀數據，3幀同時譯碼，作者詳細介紹了該譯碼器芯片的設計過程和內部結構和工作流程。
上傳時間： 2013-05-23
上傳用戶：fujun35303
對于H.264視頻編碼系統，雖然單純用軟件也可以實現整個編碼過程，但是由于整個編碼系統的算法復雜度很高，里面又有大量的數學運算，使得軟件的計算能力差、速度慢，容易造成總線擁擠，所以單純地依靠軟件無法實現視頻編碼的要求。為了縮短整個編碼的時間，提高編碼系統的工作效率，有必要將軟件中耗費時間和資源較多的模塊用硬件來實現。本文正是基于上述的想法，通過使用FPGA豐富的內部資源來實現H.264的編碼。本系統流程是首先使用視頻解碼芯片SAA7113將從攝像頭傳輸過來的PAL制式數據轉換為ITU656格式的數字視頻數據，然后由FPGA讀取并進行預測、變換和編碼，最后將編碼生成的碼流通過USB接口發送到PC端進行解碼和顯示。
上傳時間： 2013-06-30
上傳用戶：hehuaiyu
對弓網故障的檢測是當今列車檢測的一項重要任務。原始故障視頻圖像具有極大的數據量，使實時存儲和傳輸故障視頻圖像極其困難。由于視頻的數據量相當大，需要采用先進的視頻編解碼協議進行處理，進而實現檢測現場的實時監控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網絡親和性，而被廣泛研究與應用。H．264/AVC采用了先進的算法，主要有整數變換、1/4像素精度插值、多模式幀間預測、抗塊效應濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風 II開發板作為硬件平臺，在開發工具QUARTUSII 6．0和MODELSIM_SE 6．1B環境中完成軟核的設計與仿真驗證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實現視頻圖像采集、存儲、顯示以及實現H．264/AVC部分算法的基本系統。 @@ FPGA以其設計靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統設計的首選，尤其是與Verilog和VHDL等語言的結合，大大變革了電子系統的設計方法，加速了系統的設計進程。 @@ 本文首先分析了FPGA的特點、設計流程、verilog語言等，然后對靜態圖像及視頻圖像的編解碼進行詳細的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺，運用H．264/AVC算法對視頻序列進行大量的實驗，對不同分辨率、量化步長、視頻序列進行編解碼以及對結果進行分析。接著以紅色颶風II開發板為平臺，進行視頻圖像的采集存儲、顯示分析，其中詳細分析了SAA7113的配置、CCD信號的A/D轉換、I2C總線、視頻的數字化ITU-R BT．601標準介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設計；最后運用verilog語言實現H．264/AVC部分算法，并進行功能仿真，得到預計的效果。 @@ 本文實現了整個視頻信號的采集存儲、顯示流程，詳細研究了H．264/AVC算法，并運用硬件語言實現了部分算法，對視頻編解碼芯片的設計具有一定的參考價值。 @@關鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時間： 2013-04-24
上傳用戶：啦啦啦啦啦啦啦
“計算機組成原理”是計算機專業的一門核心課程。傳統的計算機組成原理實驗是在指令格式、尋址方式、運算器、控制器、存儲器等都相對固定的情況下進行，學生主要進行功能實現和驗證，缺少自主設計和創新過程。 為改變這種狀況，須更新現有的計算機組成原理實驗系統。采用FPGA芯片作為載體，使用EDA開發工具，用硬件描述語言實現不同的硬件邏輯，再與硬件的輸入輸出接口線路相連，最終組成一臺可用于組成實驗教學的完整計算機系統。這期間學生將掌握組成原理實驗系統的各個部件的功能及其相互之間如何協作。本實驗系統能夠讓學生完成有關計算機組成原理的部件實驗和整機實驗：部件實驗包括加法器、乘法器、除法器、算術邏輯運算單元、控制器、存儲器等；整機實驗可以獨立實現各部件的功能描述。該系統能夠幫助學生鞏固課堂知識并增強設計能力。 為實現上述目的，依據EDA技術的開發流程和方法，建立了一個完整的體系，其中包括控制模塊、內存模塊、運算器模塊、通用寄存器組及其控制部件、程序計數器、地址寄存器、指令寄存器、時序部件、數據控制部件、狀態值控制部件，以及為幫學生調試而專門設計的輸出觀察部件。在Quartus Ⅱ開發環境下，使用Altera公司FPGA芯片，采用VHDL，語言設計并實現了上述模塊。經過仿真測試，所實現的各功能模塊作為獨立部件時能完成各自功能：而將這些部件組合起來的整機系統，可以執行程序段和進行各種運算處理，達到了設計要求。
上傳時間： 2013-06-01
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本文論述了嵌入式TCP/IP協議棧的實現，介紹了TCP/IP協議棧的原理，以及硬線實現TCP/IP協議棧的意義和應用。 第一章為緒論，介紹論文研究的目的、內容、意義和國內外研究發展的現狀。 第二章介紹FPGA設計的流程和Verilog HDL設計語言。著重介紹了FPGA的代碼輸入、編譯、綜合、仿真和下載等等步驟，并且介紹了FPGA設計中使用到的EDA軟件。介紹了Verilog HDL語言的起源，以及Verilog HDL語言的優缺點，并與VHDL語言進行了簡單的比較。 第三章介紹嵌入式系統要實現的經過剪裁的TCP/IP協議棧的內容。著重介紹了要實現的TCP/IP協議棧的子協議，包括TCP協議、UDP協議、IP協議、ARP協議、ICMP協議。在介紹這些協議的時候，介紹了這些協議的工作原理，以及這些協議要用到的報文的格式。 第四章介紹實現剪裁的TCP/IP協議棧的實現，具體介紹的經過剪裁的TCP/IP各個模塊的設計工作。這個部分著重介紹各個模塊的設計方法，實現各個模塊的過程。在設計完這些模塊后，對這些模塊的仿真進行了仿真。 第五章是全文的總結，概括了作者在這次畢業設計中的主要工作和課題的意義，同時指出了進一步工作的方向和需要解決的問題。
上傳時間： 2013-07-04
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波前處理機是自適應光學系統中實時信號處理和運算的核心，隨著自適應光學系統得發展，波前傳感器的采樣頻率越來越高，這就要求波前處理機必須有更強的數據處理能力以保證系統的實時性。在整個波前處理機的工作流程中，對CCD傳來的實時圖像數據進行實時處理是第一步，也是十分重要的一步。如果不能保證圖像處理的實時性，那么后續的處理過程都無從談起。因此，研制高性能的圖像處理平臺，對波前處理機性能的提高具有十分重要的意義。 論文介紹了本研究課題的背景以及國內外圖像處理技術的應用和發展狀況，接著介紹了傳統的專用和通用圖像處理系統的結構、特點和模型，并通過分析DSP芯片以及DSP系統的特點，提出了基于DSP和FPGA芯片的實時圖像處理系統。該系統不同于傳統基于PC機模式的圖像處理系統，發揮了DSP和FPGA兩者的優勢，能更好地提高圖像處理系統實時性能，同時也最大可能地降低成本。 論文根據圖像處理系統的設計目的、應用需求確定了器件的選型。介紹了主要的器件，接著從系統架構、邏輯結構、硬件各功能模塊組成等方面詳細介紹了DSP+FPGA圖像處理系統硬件設計，并分析了包括各種參數指標選擇、連接方式在內的具體設計方法以及應該注意的問題。 論文在闡述傳輸線理論的基礎上，在制作PCB電路板的過程中，針對高速電路設計中易出現的問題，詳細分析了高速PCB設計中的信號完整性問題，包括反射、串擾等，說明了高速PCB的信號完整性、電源完整性和電磁兼容性問題及其解決方法，進行了一定的理論和技術探討和研究。 論文還介紹了基于FPGA的邏輯設計，包括了圖像采集模塊的工作原理、設計方案和SDRAM控制器的設計，介紹了SDRAM的基本操作和工作時序，重點闡述系統中可編程器件內部模塊化SDRAM控制器的設計及仿真結果。 論文最后描述了硬件系統的測試及調試流程，并給出了部分的調試結果。 該系統主要優點有：實時性、高速性。硬件設計的執行速度，在高速DSP和FPGA中實現信號處理算法程序，保證了系統實時性的實現；性價比高。自行研究設計的電路及硬件系統比較好的解決了高速實時圖像處理的需求。
上傳時間： 2013-05-30
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