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基于FPGA模型化設計的雷達信號

隨著現場可編程門陣列(FPGA)在工業中的廣泛應用，使得基于FPGA數字信號處理的實現在雷達信號處理中有著重要地位。模型化設計是一種自頂向下的面向FPGA的快速原型驗證法，它不僅降低了FPGA設計門檻，而且縮短了開發周期，提高了設計效率。這使得FPGA模型化設計成為了FPGA系統設計的發展趨勢。本文針對常見雷達信號處理模塊的FPGA模型化實現，在以下幾個方面展開研究：首先對基于FPGA的模型化設計方法進行了研究，給出了模型化設計方法的發展現狀和趨勢，并對本文中使用的模型化設計方法的軟件工具System Generator和AccelDSP進行了介紹。其次使用這兩種軟件工具對FIR濾波器進行了模型化設計并同RTL(寄存器傳輸級)設計方法進行對比，全面分析了模型化設計方法和RTL設計方法的優缺點。然后在簡明闡述雷達信號處理原理的基礎上，使用System Generator對數字下變頻(DDC)、脈沖壓縮、動目標顯示(MTI)及恒虛警(CFAR)處理等雷達信號處理模塊進行了自頂向下的模型化設計。在Simulink中進行了功能仿真驗證，生成了HDL代碼，并在Xilinx FPGA中進行了RTL的時序仿真分析。關鍵詞：雷達信號處理 FPGA 模型化設計 System Generator AccelDSP

標簽： FPGA 模型雷達信號

上傳時間： 2013-07-25

上傳用戶：zhangsan123
自適應預失真前饋功率放大系統分析

在本課題中，兼顧了效率及線性度，采用自適應預失真前饋復合線性化系統來改善高功率放大器的線性度。由于加入自適應控制模塊，射頻電路不受溫度、時漂、輸入功率等的影響，可始終處于較佳工作狀態，這使得整個放大系統更為實用，也更具有拓展價值。

標簽： 預失真前饋功率放大

上傳時間： 2013-11-21

上傳用戶：xauthu
Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種：　　系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。　　算法級（algorithm）：用高級語言結構實現設計算法的模型。　　RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。　　門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。　　開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。　　一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。　　Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能：　　· 可描述順序執行或并行執行的程序結構。　　· 用延遲表達式或事件表達式來明確地控制過程的啟動時間。　　· 通過命名的事件來觸發其它過程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環程序結構。　　· 提供了可帶參數且非零延續時間的任務（task）程序結構。　　· 提供了可定義新的操作符的函數結構（function）。　　· 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。　　· Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能：　　- 提供了完整的一套組合型原語（primitive）; 　　- 提供了雙向通路和電阻器件的原語; 　　- 可建立MOS器件的電荷分享和電荷衰減動態模型。　　Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。　　Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。

標簽： Verilog_HDL

上傳時間： 2013-11-23

上傳用戶：青春給了作業95
origin8.0下載_ Origin Pro中文漢化版

Origin Pro是美國OriginLab公司（其前身為Microcal公司）開發的圖形可視化和數據分析軟件，是科研人員和工程師常用的高級數據分析和制圖工具。自1991年問世以來，由于其操作簡便，功能開放，很快就成為國際流行的分析軟件之一，是公認的快速、靈活、易學的工程制圖軟件。 OriginLab 公司研發的專業制圖和數據分析軟件Origin是公認的簡單易學、操作靈活、功能強大的軟件，既可以滿足一般用戶的制圖需求，也可以滿足高級用戶數據分析、函數擬合的需求。軟件適合研究人員、工程師和科學人員使用。Origin 為您匯入、轉換、處理、制圖、分析數據以及發布研究結果提供了各種各樣的工具和選項，是研究人員研究各種科學規律的完善的圖形和分析解決方案。

標簽： origin Origin 8.0 Pro

上傳時間： 2013-11-19

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Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種：　　系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。　　算法級（algorithm）：用高級語言結構實現設計算法的模型。　　RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。　　門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。　　開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。　　一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。　　Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能：　　· 可描述順序執行或并行執行的程序結構。　　· 用延遲表達式或事件表達式來明確地控制過程的啟動時間。　　· 通過命名的事件來觸發其它過程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環程序結構。　　· 提供了可帶參數且非零延續時間的任務（task）程序結構。　　· 提供了可定義新的操作符的函數結構（function）。　　· 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。　　· Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能：　　- 提供了完整的一套組合型原語（primitive）; 　　- 提供了雙向通路和電阻器件的原語; 　　- 可建立MOS器件的電荷分享和電荷衰減動態模型。　　Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。　　Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。

標簽： Verilog_HDL

上傳時間： 2014-12-04

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origin8.0下載_ Origin Pro中文漢化版

Origin Pro是美國OriginLab公司（其前身為Microcal公司）開發的圖形可視化和數據分析軟件，是科研人員和工程師常用的高級數據分析和制圖工具。自1991年問世以來，由于其操作簡便，功能開放，很快就成為國際流行的分析軟件之一，是公認的快速、靈活、易學的工程制圖軟件。 OriginLab 公司研發的專業制圖和數據分析軟件Origin是公認的簡單易學、操作靈活、功能強大的軟件，既可以滿足一般用戶的制圖需求，也可以滿足高級用戶數據分析、函數擬合的需求。軟件適合研究人員、工程師和科學人員使用。Origin 為您匯入、轉換、處理、制圖、分析數據以及發布研究結果提供了各種各樣的工具和選項，是研究人員研究各種科學規律的完善的圖形和分析解決方案。

標簽： origin Origin 8.0 Pro

上傳時間： 2013-11-12

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Delphi是一種具有功能強大、簡便易用和代碼執行速度快等優點的可視化快速應用開發工具

Delphi是一種具有功能強大、簡便易用和代碼執行速度快等優點的可視化快速應用開發工具，它在構架企業信息系統方面發揮著越來越重要的作用，許多程序員愿意選擇 Delphi作為開發工具編制各種應用程序。但是，美中不足之處是 Delphi沒有自帶的串口通信控件，在它的幫助文檔里也沒有提及串口通信，這就給編制通信程序的開發人員帶來許多不便

標簽： Delphi 代碼速度可視化

上傳時間： 2015-04-04

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該程序提供對需要進行遍歷的樹的自定義輸入

該程序提供對需要進行遍歷的樹的自定義輸入，并可以在對樹進行先序線索化之后遍歷該樹。

標簽： 程序樹自定義輸入

上傳時間： 2014-01-26

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Delphi中串口通信的實現 Delphi是一種具有功能強大、簡便易用和代碼執行速度快等優點的可視化快速應用開發工具

Delphi中串口通信的實現 Delphi是一種具有功能強大、簡便易用和代碼執行速度快等優點的可視化快速應用開發工具，它在構架企業信息系統方面發揮著越來越重要的作用，許多程序員愿意選擇 Delphi作為開發工具編制各種應用程序。但是，美中不足之處是 Delphi沒有自帶的串口通信控件，在它的幫助文檔里也沒有提及串口通信，這就給編制通信程序的開發人員帶來許多不便。

標簽： Delphi 串口通信代碼速度

上傳時間： 2014-12-21

上傳用戶：Late_Li
程序代碼說明 P0301：數字圖像矩陣數據的顯示及其傅立葉變換 P0302：二維離散余弦變換的圖像壓縮 P0303：采用灰度變換的方法增強圖像的對比度 P0304：直方圖均勻化

程序代碼說明 P0301：數字圖像矩陣數據的顯示及其傅立葉變換 P0302：二維離散余弦變換的圖像壓縮 P0303：采用灰度變換的方法增強圖像的對比度 P0304：直方圖均勻化 P0305：模擬圖像受高斯白噪聲和椒鹽噪聲的影響 P0306：采用二維中值濾波函數medfilt2對受椒鹽噪聲干擾的圖像濾波 P0307：采用MATLAB中的函數filter2對受噪聲干擾的圖像進行均值濾波 P0308：圖像的自適應魏納濾波 P0309：運用5種不同的梯度增強法進行圖像銳化 P0310：圖像的高通濾波和掩模處理 P0311：利用巴特沃斯（Butterworth）低通濾波器對受噪聲干擾的圖像進行平滑處理 P0312：利用巴特沃斯（Butterworth）高通濾波器對圖像進行銳化處理

標簽： P0301 P0302 P0303 P0304

上傳時間： 2015-06-16

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