Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
上傳用戶：cppersonal
徹底解決99在以往不能完全漢化的問題，全面實現漢化，具體到每個對話框和工作表，對初學者和英文不好的用戶非常實用，也非常簡單！ 用過的，麻煩頂一下我，或加一點分，謝謝啦！
上傳時間： 2013-10-24
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針對傳統集成電路（ASIC）功能固定、升級困難等缺點，利用FPGA實現了擴頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實現NCO模塊，在下變頻模塊調用了硬核乘法器并引入CIC濾波器進行低通濾波，給出了DQPSK解調的原理和實現方法，推導出一種簡便的引入?仔/4固定相移的實現方法。采用模塊化的設計方法使用VHDL語言編寫出源程序，在Virtex-II Pro 開發板上成功實現了整個系統。測試結果表明該系統正確實現了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
上傳時間： 2013-11-19
上傳用戶：neu_liyan
為了研制高性能的全數字永磁同步電機驅動系統，本文提出了一種基于FPGA的單芯片驅動控制方案。它采用硬件模塊化的現代EDA設計方法，使用VHDL硬件描述語言，實現了永磁同步電機矢量控制系統的設計。方案包括矢量變換、空間矢量脈寬調制(SVPWM)、電流環、速度環以及串行通訊等五部分。經過仿真和實驗表明，系統具有良好的穩定性和動態性能，調節轉速的范圍可以達到0.5r/min~4200r/min，對干擾誤差信號具有較強的容錯性，能夠滿足高性能的運動控制領域對永磁同步電機驅動系統的要求。
上傳時間： 2015-01-02
上傳用戶：921005047
針對某無人機導航控制系統，設計了基于 DSP 的機載導航系統軟件，提出了一種模塊化的設計思想，闡明了模塊化的設計思路，給出了導航軟件的部分組成及其實現的功能，最后在此設計基礎上給出半物理仿真。結果表明，導航軟件的模塊化設計條理清楚，可以全面的對導航系統進行統籌，改善開發環境，縮短開發周期，對加快無人機研制進度有重要的意義。
上傳時間： 2013-10-16
上傳用戶：13517191407
介紹了基于LABVIEW軟件的孵蛋箱溫度監控系統的開發。為了實現孵蛋箱內的溫度能保持在一定的范圍內，達到孵蛋的基本要求，實現良好的孵蛋效果。該系統采用了珠狀熱敏電阻作為溫度傳感元件，采用美國NI公司數據采集卡USB-9215采集環境溫度信號，通過局域網進行主監控計算機與溫度監測節點的通信，采用模塊化的設計方法。經過試驗驗證了本設計能夠對孵蛋箱實時溫度進行監控、并能通過監控主機進行數據分析、報警等。從而可以預防孵蛋過程異常情況的發生，并可以提高了孵蛋的效率。
上傳時間： 2013-10-08
上傳用戶：zhang_yi
為實現低噪聲放大器增益壓縮特性的自動測量，提出了一種基于LabVIEW儀器控制實現的自動化測量系統設計方案，并完成了系統的軟硬件設計。該系統的硬件部分由Agilent E4438C信號發生器、Agilent E4419B功率計以及GPIB總線和接口卡構成；軟件部分使用LabVIEW圖形化的編程語言設計開發了信號發生器和功率計的自動化控制程序，實現了兩個設備之間的協同工作。該系統除了可以自動配置儀器工作參數、讀取并顯示測量結果外，還增加了數據記錄和后期處理模塊，可以同步顯示測試數據和測試曲線，這大大擴展了原有儀器的測試功能。實驗表明，該系統具有測量準確、自動化、節約時間、使用方便等特點。
上傳時間： 2015-01-02
上傳用戶：bensonlly
通過分析通信原理課程實驗教學的現狀，提出了運用模塊化的設計思想，開發基于LabVIEW軟件的通信原理教輔平臺，并以數字基帶通信系統為例，討論了各個仿真模塊的設計思路。實踐證明，利用該系統，既能豐富教學手段，又能提高學生的學習質量。
上傳時間： 2013-10-15
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UL標準的燃燒試驗
標簽： 性能測試
上傳時間： 2013-12-02
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簡介： 采用了靜態的HTML作為新聞存儲的格式，先進的全文檢索技術， 可視化的新聞發布界面 管理程序為admin/index.jsp，默認的管理員為admin(password:admin888), 編輯為： edit(password:edit888)
上傳時間： 2014-12-08
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