FPGA開發板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。

FPGA開發板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。...

?? 2014-11-10

用spice描述的8x8改進Booth碼加wallance壓縮的乘法器

用spice描述的8x8改進Booth碼加wallance壓縮的乘法器，并且進行了優化，時間性能相當高...

?? 2013-12-21

乘法器功能 直接實現兩個數字信號的相乘～

乘法器功能 直接實現兩個數字信號的相乘～...

?? 2017-06-06

這是一個用vhdl硬件描述語言實現的乘法器而不是多路選擇器

這是一個用vhdl硬件描述語言實現的乘法器而不是多路選擇器...

?? 2013-12-31

VHDL實現的8位乘法器

VHDL實現的8位乘法器，所有仿真全部通過...

?? 2013-12-04

一個基于VerilogHDL語言的16位的booth算法的乘法器及其測試代碼

一個基于VerilogHDL語言的16位的booth算法的乘法器及其測試代碼...

?? 2014-01-18

實現了三種乘法器

實現了三種乘法器，可以進行性能比較，比較有較之...

?? 2017-06-25

Galois域乘法器的Verilog源碼 廣泛用于信道編碼、計算機代數及橢圓曲線加密等

Galois域乘法器的Verilog源碼 廣泛用于信道編碼、計算機代數及橢圓曲線加密等...

?? 2017-06-28

VHDL 乘法器 源代碼

VHDL 乘法器 源代碼，很好的VHDL 入門學習例程序...

?? 2017-07-04

用vhdl語言實現4位乘法器

用vhdl語言實現4位乘法器，已被測試過，可參考使用...

?? 2017-07-09