合作是通訊的過程模擬仿真，有三種中繼的模式 可提供大家一個方向，謝謝
標簽： 模 仿真
上傳時間： 2017-06-10
上傳用戶：xz85592677
這是一個用vhdl硬件描述語言實現的乘法器而不是多路選擇器
標簽： vhdl 硬件描述語言 乘法器 多路
上傳時間： 2013-12-31
上傳用戶：songyue1991
VHDL實現的8位乘法器，所有仿真全部通過
標簽： VHDL 8位 乘法器
上傳時間： 2013-12-04
上傳用戶：wkchong
一個基于VerilogHDL語言的16位的booth算法的乘法器及其測試代碼
標簽： VerilogHDL booth 語言 算法
上傳時間： 2014-01-18
上傳用戶：從此走出陰霾
實現了三種乘法器，可以進行性能比較，比較有較之
標簽： 乘法器
上傳時間： 2017-06-25
上傳用戶：hn891122
Galois域乘法器的Verilog源碼 廣泛用于信道編碼、計算機代數及橢圓曲線加密等
標簽： Verilog Galois 乘法器 源碼
上傳時間： 2017-06-28
上傳用戶：15071087253
VHDL 乘法器 源代碼，很好的VHDL 入門學習例程序
標簽： VHDL 乘法器 源代碼
上傳時間： 2017-07-04
上傳用戶：1159797854
用vhdl語言實現4位乘法器，已被測試過，可參考使用
標簽： vhdl 語言 乘法器
上傳時間： 2017-07-09
上傳用戶：洛木卓
基于verilog的booth算法的乘法器
標簽： verilog booth 算法 乘法器
上傳時間： 2017-07-15
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采用加法樹流水線乘法構造八位乘法器，并分析設計的性能和結果在時鐘節拍上落后的影響因素。
標簽： 加法 乘法 乘法器 樹
上傳用戶：jennyzai
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