8位乘8位的流水線乘法器，采用Verilog hdl編寫
標簽： 8位 流水線 乘法器
上傳時間： 2014-01-26
上傳用戶：kristycreasy
以bp模擬碗公!!並加以訓練然後再佳以模擬內容簡單歡迎下載
標簽： 模
上傳時間： 2016-12-25
上傳用戶：yoleeson
這兩個分別是8位乘法器的VHDL語言的實現，并經過個人用QUARTUS的驗證，另外一個是奔騰處理器的設計思想
標簽： VHDL 分 8位 乘法器
上傳時間： 2016-12-26
上傳用戶：kr770906
新型的浮點乘法器 用csa來實現可以用在浮點乘法器的地方
標簽： csa 浮點 乘法器
上傳時間： 2016-12-27
上傳用戶：wff
用VHDL實現四位乘法器，不直接用乘法實現，一來節省資源，二來可提高速度！
標簽： VHDL 乘法器
上傳時間： 2017-01-02
上傳用戶：athjac
Verilog hdl語言 常用乘法器設計，可使用modelsim進行仿真
標簽： Verilog hdl 語言 乘法器設計
上傳用戶：lunshaomo
Verilog hdl語言 伽羅華域GF（q）乘法器設計，可使用modelsim進行仿真
上傳時間： 2013-12-27
上傳用戶：ls530720646
定點八位乘法器的原理圖設計，已通過功能仿真！
標簽： 定點 乘法器 原理圖設計
上傳時間： 2017-01-03
上傳用戶：z754970244
該代碼是布斯乘法器代碼，用于了解布斯算法，本人也是初學者。
標簽： 代碼 乘法器
上傳時間： 2017-01-10
上傳用戶：love_stanford
一個關于Wallace樹乘法器的論文，當中展示了一種改進后的wallace樹乘法器方案，相比原來占用晶體管更少，效率更高
標簽： Wallace 樹 乘法器 論文
上傳時間： 2014-01-11
上傳用戶：manlian
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