Verilog HDL的程式，上網(wǎng)找到SPI程式， vspi.v這程式相當(dāng)好用可用來接收與傳送SPI，並且寫了一個傳輸信號測試，spidatasent.v這程式就是傳送的資料，分別為00 66... 01 77...... 02 55這樣的資料，並透過MAX+PULS II軟體進行模擬，而最外層的程式是test_createspi.v！
標(biāo)簽： Verilog HDL 程式
上傳時間： 2017-03-06
上傳用戶：onewq
作者的課外作業(yè)，模擬封包(packet)標(biāo)頭，將之轉(zhuǎn)成二進制，再顯示二進制的相加結(jié)果，再做一的補數(shù)。 （並附上html檔，不會java的，直接開啟html即可執(zhí)行）
標(biāo)簽：
上傳時間： 2014-01-06
上傳用戶：xjz632
張智星的MATLAB介紹，主要是學(xué)習(xí)MATLAB的應(yīng)用，如何操作和模擬。
標(biāo)簽： MATLAB
上傳時間： 2013-12-20
上傳用戶：baiom
根據(jù)等候理論，可以模擬客戶與service之間的數(shù)值關(guān)係
上傳時間： 2014-01-20
上傳用戶：luopoguixiong
ads2012 如何使用moment via configuration 模擬高速傳輸
標(biāo)簽： ads
上傳時間： 2015-05-05
上傳用戶：puzzle0612
pll 相關(guān)paper,可參考! 內(nèi)含各模塊架構(gòu)及模擬，歡迎參考!
標(biāo)簽： PLL
上傳時間： 2015-05-10
上傳用戶：jeryir
DelphiPackage實用集錦 動態(tài)數(shù)據(jù)模組 設(shè)計模式重整技術(shù)運用實例 以DelphiPackage架構(gòu)多人開發(fā)應(yīng)用程式環(huán)境
標(biāo)簽： DelphiPackage 集錦 動態(tài)數(shù)據(jù) 模組
上傳時間： 2014-11-22
上傳用戶：GHF
MSP430 USART 實驗程序 利用IAR Embedded Workbench開發(fā)軟體
標(biāo)簽： Workbench Embedded USART MSP
上傳時間： 2013-11-27
上傳用戶：釣鰲牧馬
上傳時間： 2015-07-12
上傳用戶：lanjisu111
本程式為使用Verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經(jīng)過系統(tǒng)驗證.
標(biāo)簽： DRAM Verilog 控制 程式
上傳時間： 2014-01-14
上傳用戶：tzl1975
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