脫機字符識別，手寫數字識別之模板匹配法，數字識別之神經網絡法，手寫數字識別之Fisher線性判別，基于Fisher準則線性分類器設計 進一步了解分類器的設計概念，能夠根據自己的設計對線性分類器有更深刻地認識，理解Fisher準則方法確定最佳線性分界面方法的原理
標簽： 脫機 字符識別
上傳時間： 2016-05-17
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圖象的邊沿檢測與提取，輪廓跟蹤算法代碼,圖像的幾何變換算法,圖象平滑處理源代碼,圖象的檢測，模板匹配算法代碼,全部已經用MFC進行了封裝,可以用于二次開發.開發環境VC6,OS為windows
標簽： 圖象 邊沿檢測
上傳時間： 2014-01-21
上傳用戶：skfreeman
分類程序，包括神經網絡、模板匹配等多種分類方法
標簽： 分類 程序
上傳時間： 2014-01-17
上傳用戶：maizezhen
關于分算的智能算法演示，包括樣品訓練、模板匹配算法，二值Bayes分類，概率Bayes分類，最小風險Bayes分類，Fisher算法，獎懲算法，增量校正算法，LMSE算法，勢函數算法，神經網絡算法（包括訓練，比較及識別）等。
標簽： 分 智能算法
上傳時間： 2014-11-26
上傳用戶：stewart·
圖象的檢測，模板匹配 圖像處理經典pdf版
標簽： 圖象 檢測
上傳時間： 2014-01-07
上傳用戶：xymbian
特定人孤立詞語音識別中，最為簡單有效的方法是采用動態時間彎折(dynamictimewa甲ing，DTw)算法。該算法基于動態 規劃(DP)的思想，解決T發音長短不一的模板匹配問題，是語音識別中很成功的一種匹配算法。
標簽： 語音識別
上傳時間： 2017-04-18
上傳用戶：shus521
一般圖最大基數匹配的帶花樹模板,已成功通過URAL10
標簽： URAL 10 樹 模板
上傳時間： 2016-02-24
上傳用戶：lxm
結合稀疏貝葉斯學習方法和支持向量跟蹤(SV T) 原理, 提出了相關向量跟蹤(RV T)。由于跟蹤系統事先學習到了目標 的“知識”, 故匹配發生在候選圖像塊與先驗知識之間, 而不必考慮模板更新。相關向量有比支持向量更稀疏的性能, 所以相關 向量跟蹤比支持向量跟蹤有更快的幀處理速度。
標簽： 向量 SV RV 稀疏
上傳時間： 2016-09-30
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1.表達式求值；2.二分匹配模板；3.最大流；4.點到線段的距離；5.字符串字典順序
標簽： 表達式 分 模板 字符串
上傳時間： 2013-12-20
上傳用戶：gtf1207
Hyperlynx仿真應用:阻抗匹配.下面以一個電路設計為例，簡單介紹一下PCB仿真軟件在設計中的使用。下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面，我們以數據線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導入主芯片DSP的數據線D0腳模型。左鍵點芯片管腳處的標志，出現未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。 3http://bbs.elecfans.com/ 電子技術論壇 http://www.elecfans.com 電子發燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)。現在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：為發現更多的信息，我們使用眼圖觀察。因為時鐘是133M，數據單沿采樣，數據翻轉最高頻率為66.7M，對應位寬為7.58ns。所以設置參數如下：之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數據線沒有串阻可以滿足設計要求，而其他的56位都是一對一，經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求，但有一點需注意，就是寫數據時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小，抗干擾能力差一些，如果調試過程中發現寫RAM會出錯，還需要改版加串阻。
標簽： Hyperlynx 仿真 阻抗匹配
上傳時間： 2013-11-05
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