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crc任意位生成多項(xiàng)式 任意位運(yùn)算 自適應(yīng)算法 循環(huán)冗余校驗(yàn)碼(CRC，Cyclic Redundancy Code)是采用多項(xiàng)式的 編碼方式，這種方法把要發(fā)送的數(shù)據(jù)看成是一個(gè)多項(xiàng)式的系數(shù) ，數(shù)據(jù)為bn-1bn-2…b1b0 (其中為0或1)，則其對(duì)應(yīng)的多項(xiàng)式為： bn-1Xn-1+bn-2Xn-2+…+b１X+b０ 例如：數(shù)據(jù)“10010101”可以寫(xiě)為多項(xiàng)式 X７+X４+X２+1。 循環(huán)冗余校驗(yàn)CRC 循環(huán)冗余校驗(yàn)方法的原理如下： (1) 設(shè)要發(fā)送的數(shù)據(jù)對(duì)應(yīng)的多項(xiàng)式為P(x)。 (2) 發(fā)送方和接收方約定一個(gè)生成多項(xiàng)式G(x)，設(shè)該生成多項(xiàng)式 的最高次冪為r。 (3) 在數(shù)據(jù)塊的末尾添加r個(gè)0，則其相對(duì)應(yīng)的多項(xiàng)式為M(x)=XrP(x) 。(左移r位) (4) 用M(x)除以G(x)，獲得商Q(x)和余式R(x)，則 M(x)=Q(x) ×G(x)+R(x)。 (5) 令T(x)=M(x)+R(x)，采用模2運(yùn)算，T(x)所對(duì)應(yīng)的數(shù)據(jù)是在原數(shù) 據(jù)塊的末尾加上余式所對(duì)應(yīng)的數(shù)據(jù)得到的。 (6) 發(fā)送T(x)所對(duì)應(yīng)的數(shù)據(jù)。 (7) 設(shè)接收端接收到的數(shù)據(jù)對(duì)應(yīng)的多項(xiàng)式為T(mén)’(x)，將T’(x)除以G(x) ，若余式為0，則認(rèn)為沒(méi)有錯(cuò)誤，否則認(rèn)為有錯(cuò)
標(biāo)簽：
crc
CRC
多項(xiàng)式
位運(yùn)算
上傳時(shí)間：
2014-01-16
上傳用戶(hù)：hphh
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RSA的最重要特色在于雙密鑰，它們有特殊的數(shù)學(xué)形式。RSA的一對(duì)密鑰有三個(gè)基本參數(shù)：模n ，公鑰b和私鑰a 。n和b是公開(kāi)的，發(fā)送信息方用私鑰n加密消息，接受方用公鑰b能得到解密后的信息，從而確定發(fā)送信息方的身份，這就構(gòu)成了簽名機(jī)制。對(duì)方用公鑰將要發(fā)送的信息加密，只有擁有私鑰的一方才能將信息解密。
標(biāo)簽：
RSA
密鑰
上傳時(shí)間：
2017-07-31
上傳用戶(hù)：JasonC
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ASIC對(duì)產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對(duì)較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢(shì)和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場(chǎng)可編程門(mén)陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類(lèi)的專(zhuān)用類(lèi)可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對(duì)性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類(lèi)ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類(lèi)ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹(shù)的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過(guò)對(duì)循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿(mǎn)足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對(duì)FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過(guò)對(duì)T的控制端的不同配置來(lái)實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語(yǔ)言,通過(guò)轉(zhuǎn)換為相應(yīng)的VHDL語(yǔ)言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開(kāi)發(fā)系統(tǒng)中的VHDL語(yǔ)言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問(wèn)題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對(duì)實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專(zhuān)用類(lèi)基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.
標(biāo)簽：
FPGA
可重構(gòu)
通訊
糾錯(cuò)
上傳時(shí)間：
2013-07-01
上傳用戶(hù)：myworkpost
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特點(diǎn)(FEATURES) 精確度0.1%滿(mǎn)刻度 (Accuracy 0.1%F.S.) 可作各式數(shù)學(xué)演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A| (Math functioA+B/A-B/AxB/A/B/A&B(Hi&Lo)/|A|/etc.....) 16 BIT 類(lèi)比輸出功能(16 bit DAC isolating analog output function) 輸入/輸出1/輸出2絕緣耐壓2仟伏特/1分鐘(Dielectric strength 2KVac/1min. (input/output1/output2/power)) 寬范圍交直流兩用電源設(shè)計(jì)(Wide input range for auxiliary power) 尺寸小,穩(wěn)定性高(Dimension small and High stability)
標(biāo)簽：
微電腦
數(shù)學(xué)演算
輸出
隔離傳送器
上傳時(shí)間：
2013-11-24
上傳用戶(hù)：541657925
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a_bit equ 20h ;個(gè)位數(shù)存放處
b_bit equ 21h ;十位數(shù)存放處
temp equ 22h ;計(jì)數(shù)器寄存器
star: mov temp,#0 ;初始化計(jì)數(shù)器
stlop: acall display
inc temp
mov a,temp
cjne a,#100,next ;=100重來(lái)
mov temp,#0
next: ljmp stlop
;顯示子程序
display: mov a,temp ;將temp中的十六進(jìn)制數(shù)轉(zhuǎn)換成10進(jìn)制
mov b,#10 ;10進(jìn)制/10=10進(jìn)制
div ab
mov b_bit,a ;十位在a
mov a_bit,b ;個(gè)位在b
mov dptr,#numtab ;指定查表啟始地址
mov r0,#4
dpl1: mov r1,#250 ;顯示1000次
dplop: mov a,a_bit ;取個(gè)位數(shù)
MOVC A,@A+DPTR ;查個(gè)位數(shù)的7段代碼
mov p0,a ;送出個(gè)位的7段代碼
標(biāo)簽：
直接驅(qū)動(dòng)
數(shù)碼管
計(jì)數(shù)器
程序
上傳時(shí)間：
2013-11-06
上傳用戶(hù)：lx9076
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第八章 labview的編程技巧
本章介紹局部變量、全局變量、屬性節(jié)點(diǎn)和其他一些有助于提高編程技巧的問(wèn)題，恰當(dāng)?shù)剡\(yùn)用這些技巧可以提高程序的質(zhì)量。
８．１ 局部變量
嚴(yán)格的語(yǔ)法盡管可以保證程序語(yǔ)言的嚴(yán)密性，但有時(shí)它也會(huì)帶來(lái)一些使用上的不便。在labview這樣的數(shù)據(jù)流式的語(yǔ)言中，將變量嚴(yán)格地分為控制器（Control）和指示器（Indicator），前者只能向外流出數(shù)據(jù)，后者只能接受流入的數(shù)據(jù)，反過(guò)來(lái)不行。在一般的代碼式語(yǔ)言中，情況不是這樣的。例如我們有變量a、b和c，只要需要我們可以將a的值賦給b，將b的值賦給c等等。前面所介紹的labview內(nèi)容中，只有移位積存器即可輸入又可輸出。另外，一個(gè)變量在程序中可能要在多處用到，在圖形語(yǔ)言中勢(shì)必帶來(lái)過(guò)多連線(xiàn)，這也是一件煩人的事。還有其他需要，因此labview引入了局部變量。
標(biāo)簽：
labview
教程
上傳時(shí)間：
2013-10-27
上傳用戶(hù)：xieguodong1234
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C++完美演繹 經(jīng)典算法 如 /* 頭文件：my_Include.h */ #include <stdio.h> /* 展開(kāi)C語(yǔ)言的內(nèi)建函數(shù)指令 */ #define PI 3.1415926 /* 宏常量，在稍后章節(jié)再詳解 */ #define circle(radius) (PI*radius*radius) /* 宏函數(shù)，圓的面積 */ /* 將比較數(shù)值大小的函數(shù)寫(xiě)在自編include文件內(nèi) */ int show_big_or_small (int a,int b,int c) { int tmp if (a>b) { tmp = a a = b b = tmp } if (b>c) { tmp = b b = c c = tmp } if (a>b) { tmp = a a = b b = tmp } printf("由小至大排序之后的結(jié)果:%d %d %d\n", a, b, c) } 程序執(zhí)行結(jié)果： 由小至大排序之后的結(jié)果:1 2 3 可將內(nèi)建函數(shù)的include文件展開(kāi)在自編的include文件中 圓圈的面積是=201.0619264
標(biāo)簽：
my_Include
include
define
3.141
上傳時(shí)間：
2014-01-17
上傳用戶(hù)：epson850
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基於S3C44B0X上的各種範(fàn)例，可以實(shí)驗(yàn)IDE,PWM,USB,LED...etc。對(duì)於初學(xué)嵌入式系統(tǒng)者有很大助益。
標(biāo)簽：
S3C44B0X
上傳時(shí)間：
2014-01-19
上傳用戶(hù)：sy_jiadeyi
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源代碼\用動(dòng)態(tài)規(guī)劃算法計(jì)算序列關(guān)系個(gè)數(shù)
用關(guān)系"<"和"="將3個(gè)數(shù)a，b，c依次序排列時(shí)，有13種不同的序列關(guān)系：
a=b=c,a=b<c,a<b=v,a<b<c,a<c<b
a=c<b,b<a=c,b<a<c,b<c<a,b=c<a
c<a=b,c<a<b,c<b<a
若要將n個(gè)數(shù)依序列，設(shè)計(jì)一個(gè)動(dòng)態(tài)規(guī)劃算法，計(jì)算出有多少種不同的序列關(guān)系，
要求算法只占用O(n),只耗時(shí)O(n*n).
標(biāo)簽：
lt
源代碼
動(dòng)態(tài)規(guī)劃
序列
上傳時(shí)間：
2013-12-26
上傳用戶(hù)：siguazgb
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c語(yǔ)言版的多項(xiàng)式曲線(xiàn)擬合。
用最小二乘法進(jìn)行曲線(xiàn)擬合.
用p－1 次多項(xiàng)式進(jìn)行擬合，p<= 10
x,y 的第0個(gè)域x[0],y[0],沒(méi)有用，有效數(shù)據(jù)從x[1],y[1] 開(kāi)始
nNodeNum,有效數(shù)據(jù)節(jié)點(diǎn)的個(gè)數(shù)。
b,為輸出的多項(xiàng)式系數(shù)，b[i] 為b[i-1]次項(xiàng)。b[0],沒(méi)有用。
b,有10個(gè)元素ok。
標(biāo)簽：
多項(xiàng)式
曲線(xiàn)擬合
c語(yǔ)言
最小二乘法
上傳時(shí)間：
2014-01-12
上傳用戶(hù)：變形金剛
