Verilog hdl語(yǔ)言 伽羅華域GF（q）乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
標(biāo)簽： Verilog hdl 語(yǔ)言 乘法器設(shè)計(jì)
上傳時(shí)間： 2013-12-27
上傳用戶：ls530720646
死鎖問題，關(guān)于銀行家算法，解決死鎖，是操作系統(tǒng)的，
標(biāo)簽： 死鎖
上傳時(shí)間： 2017-01-07
上傳用戶：hgy9473
在 WINDOWS 系統(tǒng)中實(shí)現(xiàn)哲學(xué)家就餐問題的死鎖和不死鎖兩種解法。
標(biāo)簽： WINDOWS 死鎖 家
上傳時(shí)間： 2017-01-13
上傳用戶：亞亞娟娟123
銀行家算法可以避免死鎖。算法結(jié)構(gòu) n : 系統(tǒng)中進(jìn)程個(gè)數(shù) m :系統(tǒng)中的資源類數(shù) 1）available(m):現(xiàn)有資源向量 2） max（n,m）:資源最大申請(qǐng)量 3)allocation(n,m)：資源分配矩陣 4）need（n,m）:進(jìn)程以后還需要的資源矩陣 5）request(n,m)：進(jìn)程申請(qǐng)資源矩陣
標(biāo)簽： available allocat 資源 max
上傳時(shí)間： 2013-12-30
上傳用戶：李夢(mèng)晗
功能強(qiáng)大的時(shí)鐘 非常好 非常棒 大家可以下載看看 實(shí)在好用
標(biāo)簽： 家
上傳時(shí)間： 2017-01-14
上傳用戶：pkkkkp
電子琴 高音依次為1,2,3,4,5,6,7 中音依次為q,w,e,r,t,y,u 低音依次為a,s,d,f,g,h,j
標(biāo)簽： 電子琴 低音
上傳用戶：fnhhs
死鎖避免——銀行家算法的模擬實(shí)現(xiàn)，通過模擬死鎖避免的實(shí)現(xiàn)，加深對(duì)死鎖避免，系統(tǒng)安全狀態(tài)的理解.附有我的實(shí)驗(yàn)報(bào)告，源代碼。
標(biāo)簽： 死鎖 家 模擬 算法
上傳時(shí)間： 2017-01-17
上傳用戶：Divine
qt4-DigitalClock 源碼 數(shù)位時(shí)鐘
標(biāo)簽： DigitalClock qt
上傳時(shí)間： 2017-01-20
上傳用戶：15736969615
Q: 我應(yīng)該怎樣處理內(nèi)存泄漏？ A: 很簡(jiǎn)單，只要寫“不漏”的代碼就完事了啊。顯然，如果你的代碼到處是new、delete、指針運(yùn)算，那你想讓它“不漏”都難。不管你有多么小心謹(jǐn)慎，君為人，非神也，錯(cuò)誤在所難免。最終你會(huì)被自己越來(lái)越復(fù)雜的代碼逼瘋的——你將投身于與內(nèi)存泄漏的奮斗之中，對(duì)bug們不離不棄，直至山峰沒有棱角，地球不再轉(zhuǎn)動(dòng)。而能讓你避免這樣困境的技巧也不復(fù)雜：你只要倚重隱含在幕后的分配機(jī)制——構(gòu)造和析構(gòu)，讓C++的強(qiáng)大的類系統(tǒng)來(lái)助你一臂之力就OK了。標(biāo)準(zhǔn)庫(kù)中的那些容器就是很好的實(shí)例。它們讓你不必化費(fèi)大量的時(shí)間精力也能輕松愜意地管理內(nèi)存。我們來(lái)看看下面的示例代碼——設(shè)想一下，如果沒有了string和vector，世界將會(huì)怎樣？如果不用它們，你能第一次就寫出毫無(wú)內(nèi)存錯(cuò)誤的同樣功能代碼嗎？
標(biāo)簽： 內(nèi)存泄漏
上傳時(shí)間： 2017-01-25
上傳用戶：alan-ee
Server端與Client端之間, 透過Socket建立TCP/IP的通訊模式
標(biāo)簽： Server Client Socket TCP
上傳時(shí)間： 2017-01-27
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