編譯原理實(shí)現(xiàn)詞法分析功能的試驗(yàn)源代碼主要是輸入一段程序輸出單詞系列
標(biāo)簽： 編譯原理 分 源代碼 程序
上傳時間： 2016-08-12
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實(shí)現(xiàn)一段IP地址主機(jī)的端口掃描。《JAVA課程設(shè)計案例精編》 張廣彬等著 清華大學(xué)出版社
標(biāo)簽： JAVA 地址 主機(jī) 出版社
上傳時間： 2013-12-29
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LCD顯示電子計價秤方案 1. 該方案使用的傳感器為20KG,靈敏度約為0.5mv/v,選用新傳感器線性較好的一段(100g-15Kg),直接處理,沒有做非線性修正,稱重可能會有偏差. 2. 軟件基于KEILC開發(fā),使用單片機(jī)的型號為AT89S52,在main.c文件中有詳細(xì)說明。
標(biāo)簽： LCD 0.5 100 方案
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這是一段在DOS下通過中斷方式實(shí)現(xiàn)的串行口收發(fā)程序。使用環(huán)境為DOS下的C++..使用者只需將stdcom.cpp和stdcom.h加入自己的工程中即可。
標(biāo)簽： stdcom DOS cpp 中斷方式
上傳時間： 2014-01-07
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——9999計數(shù)器模塊 四輸出 設(shè)計要求頻率計為四段顯示，故計數(shù)器采用0~~9999計數(shù)，可以很好的利用數(shù)碼管，以及增加頻率計的精確度。模塊內(nèi)包含倆個進(jìn)程，一為計數(shù)進(jìn)程，二為時基信號控制計數(shù)模塊數(shù)據(jù)輸出進(jìn)程。
標(biāo)簽： 9999 計數(shù)器 模塊 輸出
上傳時間： 2016-08-17
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Uart port 是一段不錯的，完全可綜合的verilog源碼
標(biāo)簽： Uart port
上傳時間： 2014-12-08
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verilog除頻器可用於編碼段運(yùn)用可以穩(wěn)定電路設(shè)計
標(biāo)簽： verilog
上傳時間： 2013-12-26
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ｖｅｒｉｌｏｇ實(shí)現(xiàn)算術(shù)運(yùn)算後利用7段顯示器將結(jié)果輸出
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上傳時間： 2014-01-05
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一段根據(jù)本地機(jī)器網(wǎng)卡進(jìn)行身份校驗(yàn)的源碼，可以控制某一程序只在某一網(wǎng)卡的機(jī)器上執(zhí)行，絕對原創(chuàng)
標(biāo)簽： 機(jī)器 網(wǎng)卡 源碼
上傳時間： 2014-01-13
上傳用戶：古谷仁美
中國（包括中國臺灣地區(qū)）各個大學(xué)對應(yīng)網(wǎng)絡(luò)段
標(biāo)簽： 中國臺灣 大學(xué) 網(wǎng)絡(luò)
上傳時間： 2013-11-27
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