——9999計(jì)數(shù)器模塊 四輸出 設(shè)計(jì)要求頻率計(jì)為四段顯示，故計(jì)數(shù)器采用0~~9999計(jì)數(shù)，可以很好的利用數(shù)碼管，以及增加頻率計(jì)的精確度。模塊內(nèi)包含倆個(gè)進(jìn)程，一為計(jì)數(shù)進(jìn)程，二為時(shí)基信號(hào)控制計(jì)數(shù)模塊數(shù)據(jù)輸出進(jìn)程。
資源簡(jiǎn)介：——9999計(jì)數(shù)器模塊 四輸出 設(shè)計(jì)要求頻率計(jì)為四段顯示，故計(jì)數(shù)器采用0~~9999計(jì)數(shù)，可以很好的利用數(shù)碼管，以及增加頻率計(jì)的精確度。模塊內(nèi)包含倆個(gè)進(jìn)程，一為計(jì)數(shù)進(jìn)程，二為時(shí)基信號(hào)控制計(jì)數(shù)模塊數(shù)據(jù)輸出進(jìn)程。
上傳時(shí)間： 2016-08-17
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資源簡(jiǎn)介：使用vriloge硬件描述語(yǔ)言設(shè)計(jì)數(shù)字頻率計(jì)，其對(duì)于高頻測(cè)量精確，可測(cè)范圍0—99999999HZ，在MAX+PLUSII中運(yùn)行通過(guò)并在實(shí)驗(yàn)箱上運(yùn)行通過(guò)達(dá)到要求
上傳時(shí)間： 2016-08-29
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資源簡(jiǎn)介：用單片機(jī)AT89s52和epm7128設(shè)計(jì)的頻率計(jì)
上傳時(shí)間： 2013-09-01
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資源簡(jiǎn)介：用單片機(jī)AT89s52和epm7128設(shè)計(jì)的頻率計(jì)
上傳時(shí)間： 2015-11-07
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資源簡(jiǎn)介：單片機(jī)結(jié)合簡(jiǎn)單外圍計(jì)數(shù)電路設(shè)計(jì)的頻率計(jì)，內(nèi)附電路和c源代碼
上傳時(shí)間： 2013-12-30
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資源簡(jiǎn)介：用VHDL語(yǔ)言設(shè)計(jì)的頻率計(jì)，經(jīng)過(guò)驗(yàn)證，沒(méi)有問(wèn)題
上傳時(shí)間： 2013-12-08
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資源簡(jiǎn)介：課程設(shè)計(jì)-數(shù)字頻率計(jì) 能夠很好實(shí)現(xiàn)頻率計(jì)功能
上傳時(shí)間： 2013-12-15
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資源簡(jiǎn)介：設(shè)計(jì)數(shù)字頻率計(jì)的程序及實(shí)驗(yàn)報(bào)告，可直接仿照本程序進(jìn)行設(shè)計(jì)
上傳時(shí)間： 2014-01-17
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資源簡(jiǎn)介：用51設(shè)計(jì)的頻率計(jì)，非常實(shí)用，闡釋了設(shè)計(jì)思想和原理。
上傳時(shí)間： 2017-06-21
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資源簡(jiǎn)介：關(guān)于利用凌陽(yáng)單片機(jī)所設(shè)計(jì)的頻率計(jì)，包含所有資料內(nèi)容
上傳時(shí)間： 2014-01-02
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資源簡(jiǎn)介：四位十進(jìn)制數(shù)字頻率計(jì)： 測(cè)量范圍：1Hz～10kHz； 顯示時(shí)間不少于1S； 具有記憶顯示的功能，即在測(cè)量過(guò)程中 刷新數(shù)據(jù)，等結(jié)束后才顯示測(cè)量結(jié)果，給出待測(cè)信號(hào)的頻率值，并保存到下一次測(cè)量結(jié)束。
上傳時(shí)間： 2013-12-22
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資源簡(jiǎn)介：基于51的單片機(jī)設(shè)計(jì)的電容計(jì)的完整源代碼，可以實(shí)現(xiàn)電容測(cè)量范圍為1pF-9999.99uF，也可以實(shí)現(xiàn)簡(jiǎn)單的頻率計(jì)功能，能測(cè)量0-60MHz的數(shù)字信號(hào)頻率（TTL電平）。
上傳時(shí)間： 2017-07-30
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資源簡(jiǎn)介：基于VHDL的數(shù)字頻率計(jì)的設(shè)計(jì)（非常的實(shí)用
上傳時(shí)間： 2013-06-06
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資源簡(jiǎn)介：用AVR 音樂(lè)合成： 1.音樂(lè)數(shù)據(jù)存放于芯片的flash存貯器中2.PA口顯示不同的音階變化。 3.音樂(lè)數(shù)據(jù)的低四位選擇音調(diào)頻率，高四位*5后，為音調(diào)持續(xù)時(shí)間。
上傳時(shí)間： 2016-11-20
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資源簡(jiǎn)介：本文描述的是數(shù)字式頻率計(jì)的設(shè)計(jì)過(guò)程，其中包含了所用到的VHDl語(yǔ)言的源代碼，和仿真圖型，是比較完整描述的設(shè)計(jì)數(shù)字頻率計(jì)的文章
上傳時(shí)間： 2013-12-23
上傳用戶：520
資源簡(jiǎn)介：1．6個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示驅(qū)動(dòng) 2．按鍵模式選擇(時(shí)\分\秒)與調(diào)整控制 3．用硬件描述語(yǔ)言(或混合原理圖)設(shè)計(jì)時(shí)、分、秒計(jì)數(shù)器模塊、按鍵控制狀態(tài)機(jī)模塊、動(dòng)態(tài)掃描顯示驅(qū)動(dòng)模塊、頂層模塊。要求有鬧鐘定鬧功能，時(shí)、分定鬧即可，無(wú)需時(shí)、分、秒定鬧。要求使用...
上傳時(shí)間： 2016-08-02
上傳用戶：thuyenvinh
資源簡(jiǎn)介：1．6個(gè)數(shù)碼管靜態(tài)顯示驅(qū)動(dòng) 2．按鍵模式選擇(時(shí)\分\秒)與調(diào)整控制 3．用硬件描述語(yǔ)言(或混合原理圖)設(shè)計(jì)時(shí)、分、秒計(jì)數(shù)器模塊、按鍵控制狀態(tài)機(jī)模塊、顯示譯碼模塊、頂層模塊。要求使用實(shí)驗(yàn)箱右下角的6個(gè)靜態(tài)數(shù)碼管(DS8C, DS7C, DS4B, DS3B, DS2B, DS1B)顯示...
上傳時(shí)間： 2013-12-09
上傳用戶：lili123
資源簡(jiǎn)介：本實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)簡(jiǎn)易的頻率計(jì)，實(shí)現(xiàn)對(duì)標(biāo)準(zhǔn)的方波信號(hào)進(jìn)行頻率測(cè)量，并把測(cè)量的結(jié)果送到8 位的數(shù)碼管顯示，所要求測(cè)量范圍是1Hz~99999999Hz。整個(gè)設(shè)計(jì)的基本原理就是對(duì)1 秒鐘之內(nèi)輸入的方波進(jìn)行計(jì)數(shù)，把所得數(shù)據(jù)保存在計(jì)數(shù)器里，經(jīng)過(guò)譯碼器處理之后，然后送...
上傳時(shí)間： 2013-11-08
上傳用戶：kaixinxin196
資源簡(jiǎn)介：本實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)簡(jiǎn)易的頻率計(jì)，實(shí)現(xiàn)對(duì)標(biāo)準(zhǔn)的方波信號(hào)進(jìn)行頻率測(cè)量，并把測(cè)量的結(jié)果送到8 位的數(shù)碼管顯示，所要求測(cè)量范圍是1Hz~99999999Hz。整個(gè)設(shè)計(jì)的基本原理就是對(duì)1 秒鐘之內(nèi)輸入的方波進(jìn)行計(jì)數(shù)，把所得數(shù)據(jù)保存在計(jì)數(shù)器里，經(jīng)過(guò)譯碼器處理之后，然后送...
上傳時(shí)間： 2013-11-20
上傳用戶：avensy
資源簡(jiǎn)介：減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。 二、設(shè)計(jì)原理 輸入/輸出說(shuō)明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖...
上傳時(shí)間： 2015-03-28
上傳用戶：zycidjl
資源簡(jiǎn)介：// 語(yǔ)法制導(dǎo)翻譯器設(shè)計(jì)示范程序 // ----- 算數(shù)表達(dá)式四元式翻譯(遞歸子程序法) // 要求：1. 讀懂該程序，并上機(jī)調(diào)試成功； // 2. 運(yùn)行該程序，輸入源表達(dá)式（字母：表示變量，數(shù)字：表示常數(shù)。） // 3. 反復(fù)運(yùn)行，考查輸出的各種四元式的正確性。 ...
上傳時(shí)間： 2015-06-19
上傳用戶：wangzhen1990
資源簡(jiǎn)介：簡(jiǎn)易數(shù)字頻率計(jì)利用復(fù)雜可編程邏輯器件FPGA,VHDL編程將所有功能模塊集成在一塊芯片上。功能模塊包括時(shí)基脈沖發(fā)生器、計(jì)數(shù)器、數(shù)據(jù)鎖存器和顯示電路4部分。設(shè)計(jì)時(shí)先分別設(shè)計(jì)各功能模塊，并調(diào)試得到正確仿真結(jié)果，然后將各個(gè)功能模塊組合起來(lái)。最后作整體仿真、...
上傳時(shí)間： 2016-03-20
上傳用戶：qq521
資源簡(jiǎn)介：四進(jìn)制計(jì)數(shù)器模塊，使用VHDL語(yǔ)言編寫(xiě)，在ISE8.1中經(jīng)過(guò)測(cè)試的模型
上傳時(shí)間： 2014-11-28
上傳用戶：jyycc
資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示 9.4.1 脈沖頻率的測(cè)量原理 9.4.2 頻率計(jì)的工作原理 9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.4 while循環(huán)語(yǔ)句的使用方法 9.4.5 門(mén)控信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9...
上傳時(shí)間： 2013-12-01
上傳用戶：frank1234
資源簡(jiǎn)介：MEALY狀態(tài)機(jī)的輸出是現(xiàn)態(tài)和輸入的函數(shù).在SRAM控制器狀態(tài)機(jī)中,寫(xiě)有效WE不僅和WRITE狀態(tài)有關(guān),還和總線命令WRITE_MASK有關(guān).這樣,輸出WE信號(hào)按設(shè)計(jì)要求表示為現(xiàn)態(tài)WRITE和現(xiàn)態(tài)輸入WRITE_MASK的函數(shù).本程序基于VHDL,開(kāi)發(fā)環(huán)境為MAXPLUS2
上傳時(shí)間： 2013-12-30
上傳用戶：851197153
資源簡(jiǎn)介：PLL 時(shí)鐘模塊 Quartus II平臺(tái)的簡(jiǎn)單設(shè)計(jì)實(shí)例 附仿真波形
上傳時(shí)間： 2014-11-12
上傳用戶：小草123
資源簡(jiǎn)介：介紹了中文液晶顯示模塊3 種常見(jiàn)的操作時(shí)序,并針對(duì)不同的協(xié)議和控制模式,提供了其與單片機(jī)4 種不同的接口電路,同時(shí)列出了相應(yīng)的參考程序。實(shí)際使用時(shí),可以根據(jù)電路設(shè)計(jì)要求,選擇不同的顯示接口電路。
上傳時(shí)間： 2016-07-21
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資源簡(jiǎn)介：實(shí)驗(yàn)四 頻率計(jì) 實(shí)驗(yàn)要求：設(shè)計(jì)一個(gè)有效位為4位的十進(jìn)制的數(shù)字頻率計(jì)。
上傳時(shí)間： 2014-01-14
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資源簡(jiǎn)介：用硬件描述語(yǔ)言(或混合原理圖)設(shè)計(jì)模24計(jì)數(shù)器模塊、4-7顯示譯碼模塊、頂層模塊。
上傳時(shí)間： 2016-08-02
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資源簡(jiǎn)介：本程序設(shè)計(jì)一個(gè)基于FPGA的4相步進(jìn)電機(jī)定位控制系統(tǒng)。由步進(jìn)電機(jī)方向設(shè)定電路模塊、步進(jìn)電機(jī)步進(jìn)移動(dòng)與定位控制模塊和編碼輸出模塊構(gòu)成。前兩個(gè)模塊完成電機(jī)旋轉(zhuǎn)方向設(shè)定，激磁方式設(shè)定和定位角度的換算等工作，后一個(gè)模塊用于對(duì)換算后的角度量編碼輸出。
上傳時(shí)間： 2014-01-02
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