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浮動(dòng)

WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案

WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs

標(biāo)簽： Xilinx FPGA 409 DSP

上傳時(shí)間： 2013-11-07

上傳用戶：defghi010
基于FPGA 的單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)

設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對(duì)Wallace樹產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對(duì)特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證.

標(biāo)簽： FPGA 精度浮點(diǎn)數(shù) 乘法器設(shè)計(jì)

上傳時(shí)間： 2013-10-09

上傳用戶：xjy441694216
HexSingleToDecimal 十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)

十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)的小工具

標(biāo)簽： HexSingleToDecimal 十六進(jìn)制精度浮點(diǎn)數(shù)

上傳時(shí)間： 2013-11-15

上傳用戶：bpgfl
HexSingleToDecimal 十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)

十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)的小工具

標(biāo)簽： HexSingleToDecimal 十六進(jìn)制精度浮點(diǎn)數(shù)

上傳時(shí)間： 2013-11-15

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對(duì)Altera 28nm FPGA浮點(diǎn)DSP設(shè)計(jì)流程和性能的獨(dú)立分析

　　電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。　　 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫(kù)，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。

標(biāo)簽： Altera FPGA DSP 28

上傳時(shí)間： 2015-01-01

上傳用戶：sunshie
WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案

WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs

標(biāo)簽： Xilinx FPGA 409 DSP

上傳時(shí)間： 2013-10-21

上傳用戶：huql11633
基于FPGA 的單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)

設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對(duì)Wallace樹產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對(duì)特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證.

標(biāo)簽： FPGA 精度浮點(diǎn)數(shù) 乘法器設(shè)計(jì)

上傳時(shí)間： 2013-10-13

上傳用戶：yl1140vista
浮選機(jī)液位在線檢測(cè)分析與神經(jīng)網(wǎng)絡(luò)預(yù)測(cè)研究

提出了一種基于BP神經(jīng)網(wǎng)絡(luò)的浮選機(jī)液位穩(wěn)定及液泡厚度的預(yù)測(cè)模型。預(yù)測(cè)模型主要以攪拌槽輸出的礦漿流量，掃選輸入流量，精選尾礦流量等為輸入量，以液泡厚度為輸出量，網(wǎng)絡(luò)隱含層單元個(gè)數(shù)與中心向量采用正交最小二乘法（OLS）。同時(shí)，在此基礎(chǔ)上在通過Matlab軟件來分析液泡厚度情況，并給出了預(yù)測(cè)及預(yù)警信息。從仿真的結(jié)果來看，符合預(yù)期的效果，對(duì)預(yù)防液位變化過大和保證液位穩(wěn)定具有較大的參考價(jià)值和現(xiàn)實(shí)意義。

標(biāo)簽： 浮選機(jī) 在線檢測(cè) 分液位

上傳時(shí)間： 2013-10-22

上傳用戶：haoxiyizhong
MSP430浮點(diǎn)庫(kù)

MSP430浮點(diǎn)庫(kù)

標(biāo)簽： MSP 430 浮點(diǎn)

上傳時(shí)間： 2015-01-08

上傳用戶：水口鴻勝電器
這個(gè)函數(shù)是一段采用二分法計(jì)算正的浮點(diǎn)數(shù)開方的代碼

這個(gè)函數(shù)是一段采用二分法計(jì)算正的浮點(diǎn)數(shù)開方的代碼，采用C語(yǔ)言編寫，在uClinux下編譯通過并能正常運(yùn)行。

標(biāo)簽： 函數(shù) 代碼分計(jì)算

上傳時(shí)間： 2015-01-10

上傳用戶：黃華強(qiáng)