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浮點(diǎn)

DSP定點與浮點運算的比較

定點運算DSP在應(yīng)用中已取得了極大的成功，而且仍然是DSP應(yīng)用的主體。然而，隨著對DSP處理速度與精度、存儲器容量、編程的靈活性和方便性要求的不斷提高、自80年代中后期以來，各DSP生產(chǎn)廠家陸續(xù)推出了各自的32bit浮點運算DSP。

標(biāo)簽： DSP 定點浮點運算比較

上傳時間： 2013-10-10

上傳用戶：jiiszha
對Altera 28nm FPGA浮點DSP設(shè)計流程和性能的獨立分析

　　電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點數(shù)字信號處理（DSP）設(shè)計。獨立技術(shù)分析公司Berkeley設(shè)計技術(shù)有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實現(xiàn)Altera浮點DSP設(shè)計流程，同時驗證了要求較高的浮點DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。　　 Altera的浮點DSP設(shè)計流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計人員比傳統(tǒng)HDL設(shè)計更迅速的實現(xiàn)并驗證復(fù)數(shù)浮點算法。這一設(shè)計流程非常適合設(shè)計人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。

標(biāo)簽： Altera FPGA DSP 28

上傳時間： 2014-12-28

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WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現(xiàn)方案

WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs

標(biāo)簽： Xilinx FPGA 409 DSP

上傳時間： 2013-11-07

上傳用戶：defghi010
基于FPGA 的單精度浮點數(shù)乘法器設(shè)計

設(shè)計了一個基于FPGA的單精度浮點數(shù)乘法器.設(shè)計中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對Wallace樹產(chǎn)生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設(shè)計在Altera DE2開發(fā)板上進(jìn)行了驗證.

標(biāo)簽： FPGA 精度浮點數(shù) 乘法器設(shè)計

上傳時間： 2013-10-09

上傳用戶：xjy441694216
HexSingleToDecimal 十六進(jìn)制單精度浮點數(shù)轉(zhuǎn)十進(jìn)制數(shù)

十六進(jìn)制單精度浮點數(shù)轉(zhuǎn)十進(jìn)制數(shù)的小工具

標(biāo)簽： HexSingleToDecimal 十六進(jìn)制精度浮點數(shù)

上傳時間： 2013-11-15

上傳用戶：bpgfl
HexSingleToDecimal 十六進(jìn)制單精度浮點數(shù)轉(zhuǎn)十進(jìn)制數(shù)

十六進(jìn)制單精度浮點數(shù)轉(zhuǎn)十進(jìn)制數(shù)的小工具

標(biāo)簽： HexSingleToDecimal 十六進(jìn)制精度浮點數(shù)

上傳時間： 2013-11-15

上傳用戶：yupw24
對Altera 28nm FPGA浮點DSP設(shè)計流程和性能的獨立分析

　　電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點數(shù)字信號處理（DSP）設(shè)計。獨立技術(shù)分析公司Berkeley設(shè)計技術(shù)有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實現(xiàn)Altera浮點DSP設(shè)計流程，同時驗證了要求較高的浮點DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。　　 Altera的浮點DSP設(shè)計流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計人員比傳統(tǒng)HDL設(shè)計更迅速的實現(xiàn)并驗證復(fù)數(shù)浮點算法。這一設(shè)計流程非常適合設(shè)計人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。

標(biāo)簽： Altera FPGA DSP 28

上傳時間： 2015-01-01

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WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現(xiàn)方案

WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs

標(biāo)簽： Xilinx FPGA 409 DSP

上傳時間： 2013-10-21

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基于FPGA 的單精度浮點數(shù)乘法器設(shè)計

設(shè)計了一個基于FPGA的單精度浮點數(shù)乘法器.設(shè)計中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對Wallace樹產(chǎn)生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設(shè)計在Altera DE2開發(fā)板上進(jìn)行了驗證.

標(biāo)簽： FPGA 精度浮點數(shù) 乘法器設(shè)計

上傳時間： 2013-10-13

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浮選機(jī)液位在線檢測分析與神經(jīng)網(wǎng)絡(luò)預(yù)測研究

提出了一種基于BP神經(jīng)網(wǎng)絡(luò)的浮選機(jī)液位穩(wěn)定及液泡厚度的預(yù)測模型。預(yù)測模型主要以攪拌槽輸出的礦漿流量，掃選輸入流量，精選尾礦流量等為輸入量，以液泡厚度為輸出量，網(wǎng)絡(luò)隱含層單元個數(shù)與中心向量采用正交最小二乘法（OLS）。同時，在此基礎(chǔ)上在通過Matlab軟件來分析液泡厚度情況，并給出了預(yù)測及預(yù)警信息。從仿真的結(jié)果來看，符合預(yù)期的效果，對預(yù)防液位變化過大和保證液位穩(wěn)定具有較大的參考價值和現(xiàn)實意義。

標(biāo)簽： 浮選機(jī) 在線檢測分液位

上傳時間： 2013-10-22

上傳用戶：haoxiyizhong