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浮點(diǎn)除法運(yùn)算

對Altera 28nm FPGA浮點(diǎn)DSP設(shè)計(jì)流程和性能的獨(dú)立分析

　　電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報告。　　 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。

標(biāo)簽： Altera FPGA DSP 28

上傳時間： 2014-12-28

上傳用戶：18888888888
WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案

WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs

標(biāo)簽： Xilinx FPGA 409 DSP

上傳時間： 2013-11-07

上傳用戶：defghi010
基于FPGA 的單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)

設(shè)計(jì)了一個基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對Wallace樹產(chǎn)生的2個偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證.

標(biāo)簽： FPGA 精度浮點(diǎn)數(shù) 乘法器設(shè)計(jì)

上傳時間： 2013-10-09

上傳用戶：xjy441694216
HexSingleToDecimal 十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)

十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)的小工具

標(biāo)簽： HexSingleToDecimal 十六進(jìn)制精度浮點(diǎn)數(shù)

上傳時間： 2013-11-15

上傳用戶：bpgfl
pcb開料算利用率下載

資料介紹說明 PCB開料軟件，可算出板料利用率與做成品個算，有破解文件，可長期使用詳細(xì)看下圖：

標(biāo)簽： pcb 利用率

上傳時間： 2013-11-04

上傳用戶：thuyenvinh
HexSingleToDecimal 十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)

十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)的小工具

標(biāo)簽： HexSingleToDecimal 十六進(jìn)制精度浮點(diǎn)數(shù)

上傳時間： 2013-11-15

上傳用戶：yupw24
對Altera 28nm FPGA浮點(diǎn)DSP設(shè)計(jì)流程和性能的獨(dú)立分析

　　電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報告。　　 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。

標(biāo)簽： Altera FPGA DSP 28

上傳時間： 2015-01-01

上傳用戶：sunshie
WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案

WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs

標(biāo)簽： Xilinx FPGA 409 DSP

上傳時間： 2013-10-21

上傳用戶：huql11633
genesis9.0算號器_算號器視頻文件

genesis9.0算號器提供genesis算號器使用視頻。安裝文件一定要放在小寫英文路徑下，中文不行，有大寫字母的英文也不行。1.算號器的只是算gnd的號，要算get的號，需要參考算號器的步驟。注意選擇破解有效時間。2.7天過期，30天過期，永不過期等。注意要用自己機(jī)器識別號去算，在get運(yùn)行彈出來的序號對話框里，有機(jī)器識別號。3.安裝完成，啟動時，填寫進(jìn)入用戶名和密碼時，一定不能用鼠標(biāo)。直接用回車鍵，否則失效。密碼框內(nèi)的密碼不可見，輸完直接回車，即可進(jìn)入genesis界面。

標(biāo)簽： genesis 9.0 算號器視頻

上傳時間： 2015-01-02

上傳用戶：chens000
Allegro SPB V15.2 版新增功能

15.2 已經(jīng)加入了有關(guān)貫孔及銲點(diǎn)的Z軸延遲計(jì)算功能. 先開啟 Setup - Constraints - Electrical constraint sets 下的 DRC 選項(xiàng). 點(diǎn)選 Electrical Constraints dialog box 下 Options 頁面勾選 Z-Axis delay欄.

標(biāo)簽： Allegro 15.2 SPB

上傳時間： 2013-11-12

上傳用戶：Late_Li