數(shù)字圖像的壓縮是解決圖像數(shù)據(jù)量大、存儲和傳輸困難的基本措施。圖像壓縮的方法很多，一般可分為有損壓縮和無損壓縮兩大類。有損壓縮允許一定程度的信息丟失，在滿足實際應(yīng)用的條件下能夠取得較高的壓縮比；無損壓縮不允許信息丟失，但是壓縮比難以提高。在醫(yī)學(xué)圖像、遙感圖像等應(yīng)用領(lǐng)域，對于圖像的壓縮比和失真度都有著較高要求，因此需要采用近無損壓縮的方法。近無損壓縮是有損壓縮和無損壓縮的一個折衷，允許一定的失真，能夠獲得高保真還原圖像的同時，得到比無損壓縮更高的壓縮比。 JPEG-LS是連續(xù)色調(diào)靜止圖像無損和近無損壓縮的國際標(biāo)準(zhǔn)，算法復(fù)雜度低，壓縮性能優(yōu)越，但是JPEG-LS對不同圖像壓縮時壓縮比不可控制。本文在研究JPEG-LS近無損圖像壓縮算法的基礎(chǔ)上，針對具體應(yīng)用背景，提出了一種基于塊的近無損壓縮方法。進(jìn)一步利用圖像局部紋理特性分析，對不同特性的區(qū)域容忍不同的信息丟失程度，實現(xiàn)了對圖像壓縮的碼率控制。針對某工程應(yīng)用中的具體要求，我們以FPGA為平臺，采用Verilog HDL語言對改進(jìn)算法進(jìn)行了硬件實現(xiàn)。 實驗結(jié)果證明，這種基于塊的具有碼率控制的近無損圖像壓縮算法，在實現(xiàn)較為精確的碼率控制的同時，能夠獲得較高的還原圖像質(zhì)量，而且硬件實現(xiàn)復(fù)雜度低，能夠滿足對圖像的實時壓縮要求。
上傳時間： 2013-06-18
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通用異步收發(fā)器UART(Universal Asynchronous Receiver/Transmitter)是廣泛使用的串行傳輸協(xié)議。串行外設(shè)用到異步串行接口一般采用專用集成電路實現(xiàn)。但是這類芯片一般包含許多輔助模塊，而時常不需要使用完整的UART的功能和輔助功能，或者當(dāng)在FPGA上設(shè)計時，需要將UART功能集成到FPGA內(nèi)部而不能使用芯片。藍(lán)牙主機(jī)控制器接口則是實現(xiàn)主機(jī)設(shè)備與藍(lán)牙模塊之間互操作的控制部件。當(dāng)在使用藍(lán)牙設(shè)備的時候尤其是在監(jiān)控場所，接口控制器在控制數(shù)據(jù)與計算機(jī)的傳輸上就起了至關(guān)重要的作用。 論文針對信息技術(shù)的發(fā)展和開發(fā)過程中的實際需要，設(shè)計了一個藍(lán)牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模塊。使用VHDL將其核心功能集成，既可以單獨(dú)使用，也可集成到系統(tǒng)芯片中，并且整個設(shè)計緊湊、穩(wěn)定且可靠，其用途廣泛，具有一定的使用價值。 本設(shè)計采用TOP-DOWN設(shè)計方法，整體上分為UART接口和藍(lán)牙主機(jī)控制器接口兩部分。首先根據(jù)UART和藍(lán)牙主機(jī)控制器接口的實現(xiàn)原理和設(shè)計指標(biāo)要求進(jìn)行系統(tǒng)設(shè)計，對系統(tǒng)劃分模塊以及各個模塊的信號連接；然后進(jìn)行模塊設(shè)計，設(shè)計出每個模塊的功能，并用VHDL語言編寫代碼來實現(xiàn)模塊功能；再使用ISE8.2I自帶的仿真器對各模塊進(jìn)行功能仿真和時序仿真；最后進(jìn)行硬件驗證，在Virtex-II開發(fā)板上對系統(tǒng)進(jìn)行功能驗證。實現(xiàn)了發(fā)送、接收和波特率發(fā)生等功能，驗證了結(jié)果，表明設(shè)計正確，功能良好，符合設(shè)計要求。
標(biāo)簽： HCIUART FPGA 藍(lán)牙 控制
上傳時間： 2013-04-24
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目前的國內(nèi)的CCD高清攝相頭能夠輸出一組視頻信號和數(shù)字圖像信號，雖然視頻信號能夠直接在監(jiān)視器顯示，但是輸出的數(shù)字圖像信號占用存儲空間太大，不便于進(jìn)行傳輸。本文設(shè)計了一種基于FPGA的數(shù)字圖像壓縮卡。 在過去的十幾年中，國際標(biāo)準(zhǔn)化組織制訂了一系列的國際視頻編碼標(biāo)準(zhǔn)并廣泛應(yīng)用到各種領(lǐng)域。It.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國際視頻編碼標(biāo)準(zhǔn)。 新發(fā)展的H．264/AVC比原有的視頻編碼標(biāo)準(zhǔn)大幅度提高了編碼效率，但其運(yùn)算復(fù)雜度也大大增加，本文簡要分析了H．264/AVC的復(fù)雜度及其優(yōu)化的途徑，給出了主要模塊的優(yōu)化算法實驗結(jié)果。 H．264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動補(bǔ)償混合編碼方案，主要不同有：增強(qiáng)的運(yùn)動預(yù)測能力，準(zhǔn)確匹配的較小塊變換，自適應(yīng)環(huán)內(nèi)濾波器，增強(qiáng)的熵編碼。測試結(jié)果表明這些新特征使H．264/AVC編碼器提高50％編碼效率的同時，增加了一個數(shù)量級的復(fù)雜度。實際中恰當(dāng)?shù)厥褂肏．264/AVC編碼工具可以較低的實現(xiàn)復(fù)雜度得到與復(fù)雜配置相當(dāng)?shù)木幋a效率。故實際編碼系統(tǒng)開發(fā)需要在運(yùn)算復(fù)雜性和編碼效率之間進(jìn)行折衷、兼顧考慮。H．264/AVC引入的新編碼特征既增加基本模塊的復(fù)雜度，也成倍增加算法的復(fù)雜度。針對它們的作用和實現(xiàn)方法的不同，可采用不同的硬件實現(xiàn)方法。本文基于上述思路進(jìn)行優(yōu)化，具體的工作包括：針對去塊濾波的復(fù)雜性，本文提出一種適合硬件實現(xiàn)的算法，使其在節(jié)省了資源的同時，很好的達(dá)到了標(biāo)準(zhǔn)所定義的性能。針對變換量化的復(fù)雜性，本文提出一種既滿足整體的硬件流水結(jié)構(gòu)，又極大的降低了硬件資源的實現(xiàn)方法。針對碼率控制的實現(xiàn)，本文提出了一種有別于傳統(tǒng)實現(xiàn)方式的算法，在保證實時性的同時，極大的提高了編碼器的性能。本文基于上述算法還進(jìn)行Baseline Profile編碼器的研究，給出了一種實時編碼器結(jié)構(gòu)，實現(xiàn)了對高清圖像格式(720P)的實時編碼，并將其和當(dāng)前業(yè)界先進(jìn)水平進(jìn)行了對比，表明本文所實現(xiàn)得結(jié)構(gòu)能夠達(dá)到當(dāng)前業(yè)界的先進(jìn)水平。
上傳時間： 2013-07-23
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯能力，如使用差錯控制編碼。自仙農(nóng)定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯性能成為通信界的一個里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。 本論文在現(xiàn)場可編程門陣列(FPGA)平臺上實現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現(xiàn)的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設(shè)計了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測試結(jié)果表明，本文所實現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運(yùn)行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計與實現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設(shè)計。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設(shè)計與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
上傳時間： 2013-04-24
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感應(yīng)加熱電源以其環(huán)保、節(jié)能等優(yōu)點(diǎn)在工業(yè)生產(chǎn)中得到了廣泛的應(yīng)用，逆變控制電路是直接影響感應(yīng)加熱電源能否安全、高效運(yùn)行的關(guān)鍵因素。目前的感應(yīng)加熱裝置很多采用模擬電路控制，而模擬控制電路觸點(diǎn)多，焊點(diǎn)多，系統(tǒng)可靠性低，對一些元件的工藝性要求高，電路中控制參數(shù)不容易進(jìn)行修改，靈活性較差。近年來隨著微處理機(jī)的發(fā)展，數(shù)字式控制精確，軟件設(shè)計靈活，因而整個控制系統(tǒng)容易實現(xiàn)，在感應(yīng)加熱領(lǐng)域中運(yùn)用數(shù)字式控制已是一個發(fā)展方向。 本文在模擬逆變控制系統(tǒng)的基礎(chǔ)上，在可編程邏輯器件(FPGA)上進(jìn)行了數(shù)字式并聯(lián)逆變控制系統(tǒng)的研究。 首先，本文針對感應(yīng)加熱并聯(lián)逆變控制的數(shù)字化進(jìn)行了詳細(xì)的研究。在參閱國內(nèi)外相關(guān)文獻(xiàn)的基礎(chǔ)上，結(jié)合已有模擬并聯(lián)逆變控制電路的工作原理，設(shè)計了全數(shù)字鎖相環(huán)、它激轉(zhuǎn)自激掃頻啟動模塊等逆變控制功能模塊，并對各個模塊進(jìn)行了相關(guān)的數(shù)學(xué)分析和功能仿真，結(jié)果證明可以達(dá)到預(yù)定的功能指標(biāo)和設(shè)計要求。 然后，分析了感應(yīng)加熱電源的整體工作流程，針對模擬控制電路中控制參數(shù)不易進(jìn)行修改、靈活性較差等問題，設(shè)計了數(shù)據(jù)采集、存儲、顯示等功能模塊，有利于系統(tǒng)的調(diào)試，參數(shù)修改等實際操作。 最后，以模擬逆變控制策略為基礎(chǔ)，分析了數(shù)字控制器的控制要求和策略。由硬件狀態(tài)機(jī)實現(xiàn)數(shù)字控制器的設(shè)計，完成對整個逆變控制系統(tǒng)的整體控制操作。通過自上而下的總體設(shè)計，將各個部分組合起來，構(gòu)成一個SOC系統(tǒng)。在FPGA集成軟件中進(jìn)行了各部分和整體的仿真驗證，結(jié)果證明該設(shè)計可以完成逆變控制的各項需求和預(yù)定的人機(jī)交互操作。
標(biāo)簽： FPGA 感應(yīng)加熱電源 控制系統(tǒng)
上傳時間： 2013-07-09
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提出通過對分塊圖像的DCT 系數(shù)進(jìn)行動態(tài)范圍壓縮來改進(jìn)傳統(tǒng)的基于DCT 變換的圖像自嵌入水印算法，并結(jié)合灰度變換函數(shù)與JPEG 標(biāo)準(zhǔn)量化表重新設(shè)計了DCT 系數(shù)碼長分配表，大幅度提升了量化過程保留的圖
上傳時間： 2013-07-28
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主要講述靜電放電、射頻輻射電磁場、電快速瞬變脈 沖群、雷擊浪涌、由射頻場引起的傳導(dǎo)干擾、工頻磁場、 電壓跌落和衰減振蕩波等八項抗擾度試驗，其中前七項試 驗在通用抗擾度標(biāo)準(zhǔn)中已經(jīng)見到；后一項試驗（衰減振蕩 波抗擾度試驗）則在電力系統(tǒng)設(shè)備的抗擾度試驗中經(jīng)常可 以見到。考慮到國內(nèi)在引進(jìn)生產(chǎn)家用電器的企業(yè)中經(jīng)常采 用的高頻噪聲模擬器，本章予以補(bǔ)充介紹。此外，汽車工 業(yè)在我國的迅速發(fā)展，拉動了與之配套的汽車電子與電器 行業(yè)的迅速發(fā)展。對后者的質(zhì)量控制與檢測問題便成為業(yè) 內(nèi)人士所關(guān)注的一個熱點(diǎn)。
標(biāo)簽： 抗擾度 標(biāo)準(zhǔn) 測試方法
上傳時間： 2013-05-24
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數(shù)據(jù)采集系統(tǒng)是信號與信息處理系統(tǒng)中不可缺少的重要組成部分，同時也是軟件無線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達(dá)系統(tǒng)以及無線基站系統(tǒng)中的應(yīng)用越來越廣泛。為了能夠滿足目前對軟件無線電接收機(jī)自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺上設(shè)計SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計方案及實現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴(kuò)展性和可調(diào)試性。 在時序數(shù)字邏輯設(shè)計上，充分利用FPGA中豐富的時序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計數(shù)器等，能夠方便的完成對系統(tǒng)輸入輸出時鐘的精確控制以及根據(jù)系統(tǒng)需要對各處時序延時進(jìn)行修正。 在存儲器設(shè)計上，采用FPGA片內(nèi)存儲器。可根據(jù)系統(tǒng)需要隨時進(jìn)行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過FPGA中的宏功能模塊和IP資源實現(xiàn)了對這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。 在系統(tǒng)工作過程控制上，通過VB程序編寫了應(yīng)用于PC端的上層控制軟件。并通過并行接口實現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機(jī)上完成對系統(tǒng)工作過程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實時準(zhǔn)確的驗證了在系統(tǒng)整個傳輸過程中數(shù)據(jù)的正確性和時序性，并極大的降低了用常規(guī)儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對FPGA中各功能模塊的邏輯設(shè)計進(jìn)行了詳細(xì)分析，并對每個模塊都給出了精確的仿真結(jié)果。同時，文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計、并行接口設(shè)計、PCI接口設(shè)計、PC端控制軟件設(shè)計以及用于調(diào)試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統(tǒng)的仿真結(jié)果和測試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計圖、實物圖及注釋詳細(xì)的相關(guān)源程序清單。
標(biāo)簽： FPGA 控制 高速數(shù)據(jù) 采集系統(tǒng)
上傳時間： 2013-06-09
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多功能車輛總線一類設(shè)備是一個在列車通信網(wǎng)(TCN，TrainCommunication Network)中普遍使用的網(wǎng)絡(luò)接口單元。目前我國的新式列車大多采用列車通信網(wǎng)傳輸列車中大量的控制和服務(wù)信息。但使用的列車通信網(wǎng)產(chǎn)品主要為國外進(jìn)口，因此迫切需要研制具有自主知識產(chǎn)權(quán)的列車通信網(wǎng)產(chǎn)品。 論文以一類設(shè)備控制器的設(shè)計為核心，采取自頂向下的模塊設(shè)計方法。將設(shè)備控制器分為同步層和數(shù)據(jù)處理層來分別實現(xiàn)對幀的發(fā)送與接收處理和對幀數(shù)據(jù)的提取與存儲處理。 同步層包含幀的識別模塊、曼徹斯特譯碼模塊、曼徹斯特編碼與幀封裝三個模塊。幀識別模塊檢測幀的起始位并對幀類型進(jìn)行判斷。譯碼模塊根據(jù)采集的樣本值來判斷曼徹斯特編碼的值，采樣的難點(diǎn)在于非理想信號帶來的采樣誤差，論文使用結(jié)合位同步的多點(diǎn)采樣法來提高采樣質(zhì)量。幀分界符中的非數(shù)據(jù)符不需要進(jìn)行曼徹斯特編碼，編碼時在非數(shù)據(jù)符位關(guān)閉編碼電路使非數(shù)據(jù)符保持原來的編碼輸出。 數(shù)據(jù)處理層以主控單元(MCU，Main Control Unit)和通信存儲器為設(shè)計核心。MCU是控制器的核心，對接收的主幀進(jìn)行分析，判斷是從通信存儲器相應(yīng)端口取出應(yīng)答從幀并發(fā)送，還是準(zhǔn)備接收從幀并存入通信存儲器。通信存儲器存儲設(shè)備的通信數(shù)據(jù)，合適的地址分配能簡化MCU的控制程序，論文固定了通信存儲器端口大小使MCU可以根據(jù)一個固定的公式進(jìn)行端口的遍歷從而簡化了MCU程序的復(fù)雜度。數(shù)據(jù)在傳輸中由于受到干擾和沖突等問題而出現(xiàn)錯誤，論文采用循環(huán)冗余檢驗碼結(jié)合偶檢驗擴(kuò)展來對傳輸數(shù)據(jù)進(jìn)行差錯控制。 最后，使用FPGA和硬件描述語言Verilog HDL開發(fā)出了MVB一類設(shè)備。目前該一類設(shè)備已運(yùn)用在SS4G電力機(jī)車的制動控制單元(BCU．Brake Control Unit)中并在鐵道科學(xué)研究院通過了TCN通信測試。一類設(shè)備的成功研制為列車通信網(wǎng)中總線管理器等高類設(shè)備的開發(fā)奠定了堅實的基礎(chǔ)。
上傳時間： 2013-07-27
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回波消除器廣泛應(yīng)用于公用電話交換網(wǎng)(PSTN)、移動通信系統(tǒng)和視頻電話會議系統(tǒng)等多種語音通信領(lǐng)域。在PSTN系統(tǒng)中，由于線路阻抗不匹配，遠(yuǎn)端語音信號通過混合線圈時產(chǎn)生一定泄漏，一部分信號又傳回遠(yuǎn)端，產(chǎn)生線路回波，回波的存在會嚴(yán)重影響語音通信質(zhì)量。本文主要針對線路回波進(jìn)行研究，設(shè)計并實現(xiàn)了滿足實用要求的基于FPGA平臺的回波消除器。 首先，對回波產(chǎn)生原理和目前幾種常用回波消除算法進(jìn)行了分析，在研究自適應(yīng)回波消除器的各個模塊，特別是深入分析各種自適應(yīng)濾波算法和雙講檢測算法，綜合考慮各種算法的運(yùn)算復(fù)雜度和性能的情況下，這里采用NLMS算法實現(xiàn)自適應(yīng)回波消除器。針對傳統(tǒng)雙講檢測算法在近端語音幅度較低情況下容易產(chǎn)生誤判的情況，給出一種基于子帶濾波器組的改進(jìn)雙講檢測算法。 本文首先使用C語言實現(xiàn)回波消除器的各個模塊，其中包括自適應(yīng)濾波器、遠(yuǎn)端檢測、雙講檢測、非線性處理和舒適噪聲產(chǎn)生模塊。經(jīng)過仿真測試，相關(guān)模塊算法能夠有效提高回波消除器性能。在此基礎(chǔ)上，本文使用硬件描述語言Veillog HDL，在QuartusⅡ和ModelSim軟件平臺上實現(xiàn)各功能模塊，并通過模塊級和系統(tǒng)級功能仿真以及時序仿真驗證，最終在現(xiàn)場可編程門陣列(Field Programmable Gate Arrav，F(xiàn)PGA)平臺上實現(xiàn)回波消除系統(tǒng)。本文詳細(xì)闡述了基于FPGA的設(shè)計流程與設(shè)計方法，并描述了自適應(yīng)濾波器、基于分布式算法FIR濾波器、除法器和有限狀態(tài)機(jī)的設(shè)計過程。 根據(jù)ITU-T G.168標(biāo)準(zhǔn)提出的測試要求，本文塒基于FPGA設(shè)計實現(xiàn)的自適應(yīng)回波消除系統(tǒng)進(jìn)行大量主客觀測試。經(jīng)過測試，各項性能指標(biāo)均達(dá)到或超過G.168標(biāo)準(zhǔn)的要求，具有良好的回波消除效果。
上傳時間： 2013-06-18
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