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溫濕度檢測(cè)器

基于FPGA的Viterbi譯碼器設(shè)計(jì)與實(shí)現(xiàn).rar

卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無(wú)線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實(shí)現(xiàn)結(jié)構(gòu)比較簡(jiǎn)單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實(shí)現(xiàn)Viterbi譯碼器的設(shè)計(jì)方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計(jì)可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實(shí)意義。本文設(shè)計(jì)了基于FPGA的高速Viterbi譯碼器。在對(duì)Viterbi譯碼算法深入研究的基礎(chǔ)上，重點(diǎn)研究了Viterbi譯碼器核心組成模塊的電路實(shí)現(xiàn)算法。本設(shè)計(jì)中分支度量計(jì)算模塊采用只計(jì)算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語(yǔ)言編寫程序，實(shí)現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴(kuò)展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(duì)(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運(yùn)用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測(cè)試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對(duì)各種模式的譯碼器進(jìn)行全面仿真驗(yàn)證，Xilinx ISE8.2i時(shí)序分析報(bào)告表明譯碼器布局布線后最高譯碼速度可達(dá)200MHz。在FPGA和DSP組成的硬件平臺(tái)上進(jìn)一步測(cè)試譯碼器，譯碼器運(yùn)行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對(duì)本文設(shè)計(jì)的Viterbi譯碼器的譯碼性能進(jìn)行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計(jì)的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。

標(biāo)簽： Viterbi FPGA 譯碼器

上傳時(shí)間： 2013-06-24

上傳用戶：myworkpost
MP3音頻解碼器的FPGA原型芯片設(shè)計(jì)與實(shí)現(xiàn).rar

MP3音樂(lè)是目前最為流行的音樂(lè)格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場(chǎng)，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛(ài)。本文以MPEG-1的MP3音頻解碼器為研究對(duì)象，在實(shí)時(shí)性、面積等約束條件下，研究MP3解碼電路的設(shè)計(jì)方法，實(shí)現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗(yàn)證方法。論文的主要貢獻(xiàn)如下： (1)使用算法融合方法合并MP3解碼過(guò)程的相關(guān)步驟，以減少緩沖區(qū)存儲(chǔ)單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個(gè)算法步驟融合在一起進(jìn)行設(shè)計(jì)，可以省去存儲(chǔ)中間計(jì)算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計(jì)技術(shù)，設(shè)置寄存器把較長(zhǎng)的組合邏輯路徑隔開(kāi)，提高了電路的性能和可靠性；使用連續(xù)訪問(wèn)公共緩存技術(shù)，合理規(guī)劃各計(jì)算子模塊的工作時(shí)序，將數(shù)據(jù)計(jì)算的時(shí)間隱藏在訪存過(guò)程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計(jì)算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計(jì)了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)RTL級(jí)電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開(kāi)發(fā)板為平臺(tái)，實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個(gè)，寄存器共有4024個(gè)，系統(tǒng)頻率可達(dá)69.6MHz，充分滿足了MP3解碼過(guò)程的實(shí)時(shí)性要求。實(shí)驗(yàn)結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。

標(biāo)簽： FPGA MP3 音頻解碼器

上傳時(shí)間： 2013-07-01

上傳用戶：xymbian
基于FPGA的直擴(kuò)調(diào)制解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn).rar

擴(kuò)頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強(qiáng)的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優(yōu)點(diǎn)。在近年來(lái)得到了迅速的發(fā)展。本論文主要討論和實(shí)現(xiàn)了基于FPGA的直接序列擴(kuò)頻信號(hào)的解擴(kuò)解調(diào)處理。論文對(duì)該直擴(kuò)通信系統(tǒng)和FPGA設(shè)計(jì)方法進(jìn)行了相關(guān)研究，最后用Altera公司的最新的FPGA開(kāi)發(fā)平臺(tái)Quarus Ⅱ5.0實(shí)現(xiàn)了相關(guān)設(shè)計(jì)。整個(gè)系統(tǒng)分為兩個(gè)部分，發(fā)送部分和接收部分。發(fā)送部分主要有串并轉(zhuǎn)換、差分卷積編碼、PN碼擴(kuò)頻、QPSK調(diào)制、成型濾波等模塊。接收部分主要有前端抗干擾、數(shù)字下變頻、解擴(kuò)解調(diào)等模塊。論文首先介紹了擴(kuò)頻通信系統(tǒng)的特點(diǎn)以及相關(guān)技術(shù)的國(guó)內(nèi)外發(fā)展現(xiàn)狀，并介紹了本論文的研究思路和內(nèi)容。然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結(jié)合實(shí)際需要，設(shè)計(jì)了一種零中頻DSSS解調(diào)解擴(kuò)方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數(shù)字外差調(diào)制的自適應(yīng)陷波器來(lái)進(jìn)行前端窄帶干擾抑制處理，用基于自適應(yīng)門限技術(shù)的滑動(dòng)相關(guān)捕獲和分時(shí)復(fù)用單相關(guān)器跟蹤來(lái)改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環(huán)來(lái)減少載波提取的算法復(fù)雜度，用改進(jìn)型CORDIC算法實(shí)現(xiàn)NCO來(lái)方便的進(jìn)行擴(kuò)展。接著，論文給出了系統(tǒng)總體設(shè)計(jì)和發(fā)送及接受子系統(tǒng)的各個(gè)功能模塊的實(shí)現(xiàn)分析以及在Quartus Ⅱ5.0上的實(shí)現(xiàn)細(xì)節(jié)，給出了仿真結(jié)果。然后論文介紹了整個(gè)系統(tǒng)的硬件電路設(shè)計(jì)和它在真實(shí)系統(tǒng)中連機(jī)調(diào)試所得到的測(cè)試結(jié)果，結(jié)果表明該系統(tǒng)具有性能穩(wěn)定，靈活性好，生產(chǎn)調(diào)試容易，體積小，便于升級(jí)等特點(diǎn)并且達(dá)到課題各項(xiàng)指標(biāo)的要求。最后是對(duì)論文工作的一些總結(jié)和對(duì)今后工作的展望。

標(biāo)簽： FPGA 調(diào)制解調(diào)器

上傳時(shí)間： 2013-05-23

上傳用戶：磊子226
RS編譯碼器的設(shè)計(jì)與FPGA實(shí)現(xiàn)

Reed-Solomon碼(簡(jiǎn)稱RS碼)是一種具有很強(qiáng)糾正突發(fā)和隨機(jī)錯(cuò)誤能力的信道編碼方式，在深空通信、移動(dòng)通信、磁盤陣列以及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。本文簡(jiǎn)要介紹了有限域基本運(yùn)算的算法和常用的RS編碼算法，分析了改進(jìn)后的Euclid算法和改進(jìn)后的BM算法，針對(duì)改進(jìn)后的BM算法提出了一種流水線結(jié)構(gòu)的譯碼器實(shí)現(xiàn)方案并改進(jìn)了該算法的實(shí)現(xiàn)結(jié)構(gòu)，在譯碼器復(fù)雜度和譯碼延時(shí)上作了折衷，降低了譯碼器的復(fù)雜度并提高了譯碼器的最高工作頻率。在Xilinx公司的Virtex-Ⅱ系列FPGA上設(shè)計(jì)實(shí)現(xiàn)了RS(255,239)編譯碼器，證明了該方案的可行性。

標(biāo)簽： FPGA RS編譯碼

上傳時(shí)間： 2013-06-11

上傳用戶：奇奇奔奔
基于ARM和WindowsCE的H264解碼器的研究及優(yōu)化

隨著通信產(chǎn)業(yè)的發(fā)展，尤其是今年3G牌照的發(fā)放，視頻業(yè)務(wù)在移動(dòng)多媒體方面將會(huì)有更加重要的地位，所以在移動(dòng)終端上實(shí)現(xiàn)支持高效視頻編碼標(biāo)準(zhǔn)的解碼功能就成為一項(xiàng)非常有實(shí)際意義的工作。 H．264作為新一代的高壓縮率的視頻標(biāo)準(zhǔn)，憑借其較高的壓縮率和優(yōu)秀圖像質(zhì)量，使得H．264只要利用較小的空間就能存儲(chǔ)更多的視頻數(shù)據(jù)，在更低的網(wǎng)絡(luò)帶寬條件下提供更優(yōu)質(zhì)量的視頻。然而高度的壓縮必然付出較高的硬件代價(jià)。如何能完成視頻良好解碼并能節(jié)約硬件資源成為研究熱點(diǎn)。考慮到H．264視頻編解碼的計(jì)算復(fù)雜度，在硬件選擇上一般比較注重高性能處理器的選擇。計(jì)算目前主流的實(shí)現(xiàn)方式包括ASIC的專用集成芯片實(shí)現(xiàn)或者是DSP的軟件實(shí)現(xiàn)。ARM處理器伴隨技術(shù)的進(jìn)步，尤其是對(duì)支持?jǐn)?shù)字信號(hào)處理的功能加強(qiáng)后，在視頻編解碼領(lǐng)域的應(yīng)用也越來(lái)越廣泛。本文以WindowsCE5．0和S3C2440A嵌入式平臺(tái)作為H．264解碼器的載體，研究的代碼版本是t264-src-0．14，主要進(jìn)行了以下幾個(gè)方面的工作：研究了H．264視頻壓縮標(biāo)準(zhǔn)和它的體系結(jié)構(gòu)，尤其是對(duì)解碼器部分進(jìn)行了硬件要求的分析。深入研究了WINCE5．0和ARM結(jié)合的平臺(tái)特性，根據(jù)實(shí)際的硬件平臺(tái)需要，定制了相應(yīng)的操作系統(tǒng)。完成了基于T264代碼的解碼庫(kù)在WINCE5．0下的移植，并進(jìn)行了相應(yīng)的代碼和算法的優(yōu)化并完成了基于WINCE5．0操作系統(tǒng)下播放程序的編寫。通過(guò)實(shí)驗(yàn)數(shù)據(jù)證明，在基于單核的ARM芯片中，主要靠軟件進(jìn)行QCIF格式的H．264視頻解碼從而獲得良好播放效果的方法是有效的。

標(biāo)簽： WindowsCE H264 ARM 解碼器

上傳時(shí)間： 2013-07-24

上傳用戶：myworkpost
基于AVR單片機(jī)電風(fēng)扇360度內(nèi)搖頭角度自由調(diào)節(jié)裝置的實(shí)現(xiàn)

本文介紹了一種基于AVR 單片機(jī)Atmel 169，與旋轉(zhuǎn)編碼器AS5040 及3966 控制直流電機(jī)構(gòu)成的電風(fēng)扇360 度內(nèi)搖頭角度調(diào)節(jié)裝置的實(shí)現(xiàn)，設(shè)計(jì)了AS5040 旋轉(zhuǎn)編碼器接口電路、P

標(biāo)簽： AVR 360 單片機(jī) 電風(fēng)扇

上傳時(shí)間： 2013-05-19

上傳用戶：cath
基于H.264的無(wú)線傳輸差錯(cuò)控制及解碼器的ARM實(shí)現(xiàn)

信息化社會(huì)的到來(lái)以及IP技術(shù)的興起，正深刻的改變著電信網(wǎng)絡(luò)的面貌以及未來(lái)技術(shù)發(fā)展的走向。無(wú)線通信技術(shù)的發(fā)展為實(shí)現(xiàn)數(shù)字化社區(qū)提供了有力的保證。而視頻通信則成為多媒體業(yè)務(wù)的核心。如何在環(huán)境惡劣的無(wú)線環(huán)境中，實(shí)時(shí)傳輸高質(zhì)量的視頻面臨著巨大的挑戰(zhàn)，因此這也成為人們的研究熱點(diǎn)。對(duì)于無(wú)線移動(dòng)信道來(lái)說(shuō)，網(wǎng)絡(luò)的可用帶寬是有限的。由于多徑、衰落、時(shí)延擴(kuò)展、噪聲影響和信道干擾等原因，無(wú)線移動(dòng)通信不僅具有帶寬波動(dòng)的特點(diǎn)，而且信道誤碼率高，經(jīng)常會(huì)出現(xiàn)連續(xù)的、突發(fā)性的傳輸錯(cuò)誤。無(wú)線信道可用帶寬與傳輸速率的時(shí)變特性，使得傳輸?shù)目煽啃源鬄榻档汀?視頻播放具有嚴(yán)格的實(shí)時(shí)性要求，這就要求網(wǎng)絡(luò)為視頻的傳輸提供足夠的帶寬.有保障的延時(shí)和誤碼率。為了獲得可接受的重建視頻質(zhì)量，視頻傳輸至少需要28Kbps左右的帶寬。而且視頻傳輸對(duì)時(shí)延非常敏感。然而無(wú)線移動(dòng)網(wǎng)絡(luò)卻無(wú)法提供可靠的服務(wù)質(zhì)量。基于無(wú)線視頻通信面臨的挑戰(zhàn)，本文在對(duì)新一代視頻編碼國(guó)際標(biāo)準(zhǔn)H.264/AVC研究的基礎(chǔ)上，主要在提高其編碼效率和H.264的無(wú)線傳輸抗誤碼性能，以及如何在嵌入式環(huán)境下實(shí)現(xiàn)H.264解碼器進(jìn)行了研究。結(jié)合低碼率和幀內(nèi)刷新，提出一種針對(duì)感興趣區(qū)的可變幀內(nèi)刷新方法。實(shí)驗(yàn)表明該方法可以使用較少的碼率對(duì)感興趣區(qū)域進(jìn)行更好的錯(cuò)誤控制，以提高區(qū)域圖像質(zhì)量，同時(shí)能根據(jù)感興趣區(qū)及信道的狀況自動(dòng)調(diào)整宏塊刷新數(shù)量，充分利用有限的碼率。為了有效的平衡編碼效率和抗誤碼能力的之間的矛盾，筆者提出了一種自適應(yīng)FMO(Flexible Macroblock Order)編碼方法，可根據(jù)圖像的復(fù)雜度自適應(yīng)地選擇編碼所需的FMO模式。仿真結(jié)果表明這種FMO編碼方式完全可行，且在運(yùn)動(dòng)復(fù)雜度頻繁變化時(shí)效果更加明顯，完全可應(yīng)用在環(huán)境惡劣的無(wú)線信道中。在對(duì)嵌入式PXA270硬件結(jié)構(gòu)和X264研究的基礎(chǔ)上，基本實(shí)現(xiàn)了基于H.264的嵌入式解碼，在PXA270基礎(chǔ)上進(jìn)行環(huán)境的配置，定制WirtCE操作系統(tǒng)，并編譯、產(chǎn)生開(kāi)發(fā)所用的SDK和下載內(nèi)核到目標(biāo)機(jī)。利用開(kāi)發(fā)工具EVC實(shí)現(xiàn)在PC機(jī)上的實(shí)時(shí)開(kāi)發(fā)和在線仿真調(diào)試，最終實(shí)現(xiàn)了對(duì)無(wú)差錯(cuò)H.264碼流實(shí)時(shí)解碼。

標(biāo)簽： 264 ARM 無(wú)線傳輸差錯(cuò)控制

上傳時(shí)間： 2013-06-18

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DVB系統(tǒng)中RS編解碼器的FPGA實(shí)現(xiàn)

該論文討論如何采用一種串行無(wú)逆的Berlekamp-Massey(BM)算法,設(shè)計(jì)應(yīng)用于DVB系統(tǒng)中的RS(204,188)信道編碼/解碼電路,并通過(guò)FPGA的驗(yàn)證.RS解碼器的設(shè)計(jì)采用無(wú)逆BM算法,并利用串行方式來(lái)實(shí)現(xiàn),不僅避免了求逆運(yùn)算,而且只需用3個(gè)有限域乘法器就可以實(shí)現(xiàn),大大的降低了硬件實(shí)現(xiàn)的復(fù)雜度,并且因?yàn)樵谟布?shí)現(xiàn)上,采用了3級(jí)流水線(pipe-line)的處理結(jié)構(gòu).RS編碼器的設(shè)計(jì)中,利用有限域常數(shù)乘法器的特性對(duì)編碼電路進(jìn)行優(yōu)化.這些技術(shù)的采用大大的提高了RS編/解碼器的效率,節(jié)省了RS編/解碼器所占用資源.

標(biāo)簽： FPGA DVB RS編解碼

上傳時(shí)間： 2013-08-05

上傳用戶：BOBOniu
（2，1，9）軟判決Viterbi譯碼器的設(shè)計(jì)與FPGA實(shí)現(xiàn)

卷積碼是無(wú)線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長(zhǎng)度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測(cè)試通過(guò)。本文的主要工作如下： 1.對(duì)輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對(duì)歐氏距離的計(jì)算方法進(jìn)行了簡(jiǎn)化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對(duì)ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計(jì)相比，在滿足譯碼速度的同時(shí)，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲(chǔ)器的組織方式，簡(jiǎn)化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺(tái)，采用Modelsim仿真器對(duì)設(shè)計(jì)進(jìn)行了功能仿真，結(jié)果完全正確。同時(shí)提出了一種在被測(cè)設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過(guò)測(cè)試，最大運(yùn)行時(shí)鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。本文對(duì)譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。

標(biāo)簽： Viterbi FPGA 軟判決譯碼器

上傳時(shí)間： 2013-07-23

上傳用戶：葉山豪
卷積碼在CDMA2000中的應(yīng)用及其譯碼器FPGA實(shí)現(xiàn)

數(shù)字信息在有噪聲的信道中傳輸時(shí)，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達(dá)到任意小的誤碼率。采用差錯(cuò)控制編碼，即信道編碼技術(shù)，可以在一定的Es/N0條件下有效地降低誤碼率。按照對(duì)信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實(shí)現(xiàn)最佳譯碼與準(zhǔn)最佳譯碼更加容易。卷積碼運(yùn)用廣泛，被ITU選入第三代移動(dòng)通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標(biāo)準(zhǔn)方案。本文研究了CDMA2000業(yè)務(wù)通道中的幀結(jié)構(gòu)，對(duì)CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進(jìn)行了分析，并基于MATLAB平臺(tái)做了相應(yīng)的譯碼性能仿真。我們?cè)O(shè)計(jì)了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設(shè)計(jì)上具有以下創(chuàng)新之處：(1)采用通用碼表結(jié)構(gòu)，支持可變碼率；幀控制模塊和頻率控制器模塊的設(shè)計(jì)中采用計(jì)數(shù)器、定時(shí)器等器件實(shí)現(xiàn)了可變幀長(zhǎng)、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想，利用四個(gè)ACS模塊并行運(yùn)行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲(chǔ)結(jié)構(gòu)進(jìn)行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲(chǔ)器讀寫時(shí)間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長(zhǎng)度的溢出，提出了保護(hù)處理策略。我們還將設(shè)計(jì)結(jié)果在APEXEP20K30E芯片上進(jìn)行了硬件實(shí)現(xiàn)。該譯碼器芯片具有可變的碼率和幀長(zhǎng)處理能力，可以運(yùn)行于40MHZ系統(tǒng)時(shí)鐘下，內(nèi)部最高譯碼速度可達(dá)625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強(qiáng)的通用性和高速性，可以方便地應(yīng)用于CDMA2000移動(dòng)通信系統(tǒng)。

標(biāo)簽： CDMA 2000 FPGA 卷積碼

上傳時(shí)間： 2013-06-24

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