本文以Turbo碼編譯碼器的FPGA實(shí)現(xiàn)為目標(biāo)，對(duì)Turbo碼的編譯碼算法和用硬件語(yǔ)言將其實(shí)現(xiàn)進(jìn)行了深入的研究。 首先，在理論上對(duì)Turbo碼的編譯碼原理進(jìn)行了介紹，確定了Max-log-MAF算法的譯碼算法，結(jié)合CCSDS標(biāo)準(zhǔn)，在實(shí)現(xiàn)編碼器時(shí)，針對(duì)標(biāo)準(zhǔn)中給定的幀長(zhǎng)、碼率與交織算法，以及偽隨機(jī)序列模塊與幀同步模塊，提出了相應(yīng)解決方案；而在相應(yīng)的譯碼器設(shè)計(jì)中，采用了FPGA設(shè)計(jì)中“自上而下”的設(shè)計(jì)方法，權(quán)衡硬件實(shí)現(xiàn)復(fù)雜度與處理時(shí)延等因素，優(yōu)先考慮面積因素，提高元件的重復(fù)利用率和降低電路復(fù)雜度，來(lái)實(shí)現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個(gè)系統(tǒng)分割成不同的功能模塊，分別闡述了實(shí)現(xiàn)過(guò)程。 然后，基于Verilog HDL 設(shè)計(jì)出12位固點(diǎn)數(shù)據(jù)的Turbo編譯碼器以及仿真驗(yàn)證平臺(tái)，與用Matlab語(yǔ)言設(shè)計(jì)的相同指標(biāo)的浮點(diǎn)數(shù)據(jù)譯碼器進(jìn)行性能比較，得到該設(shè)計(jì)的功能驗(yàn)證。 最后，研究了Tuxbo碼譯碼器幾項(xiàng)最新技術(shù)，如滑動(dòng)窗譯碼，歸一化處理，停止迭代技術(shù)結(jié)合流水線電路設(shè)計(jì)，將改進(jìn)后的譯碼器與先前設(shè)計(jì)的譯碼器分別在ISE開(kāi)發(fā)環(huán)境中針對(duì)目標(biāo)器件xilinx Virtex-Ⅱ500進(jìn)行電路綜合，證實(shí)了這些改進(jìn)技術(shù)能有效地提高譯碼器的吞吐量，減少譯碼時(shí)延和存儲(chǔ)器面積從而降低功耗。
上傳時(shí)間： 2013-04-24
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本文應(yīng)用EDA技術(shù)，基于FPGA器件設(shè)計(jì)與實(shí)現(xiàn)UART，并采用CRC校驗(yàn)。主要工作如下： 1、在異步串行通信電路部分完全用FPGA來(lái)實(shí)現(xiàn)。選用Xilinx公司的SpartanⅢ系列的XC3S1000來(lái)實(shí)現(xiàn)異步串行通信的接收、發(fā)送和接口控制功能，利用FPGA集成度比較高，具有在線可編程能力，在其完成各種功能的同時(shí)，完全可以將串行通信接口構(gòu)建其中，可根據(jù)實(shí)際需求分配資源。 2、利用VerilogHDL語(yǔ)言非常容易掌握，功能比VHDL更強(qiáng)大的特點(diǎn)，可以在設(shè)計(jì)時(shí)不斷修改程序，來(lái)適用不同規(guī)模的應(yīng)用，而且采用Verilog輸入法與工藝性無(wú)關(guān)，利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。 3、利用ModelSim仿真工具對(duì)程序進(jìn)行功能仿真和時(shí)序仿真，以驗(yàn)證設(shè)計(jì)是否能獲得所期望的功能，確定設(shè)計(jì)程序配置到邏輯芯片之后是否可以運(yùn)行，以及程序在目標(biāo)器件中的時(shí)序關(guān)系。 4、為保證數(shù)據(jù)傳輸?shù)恼_性，采用循環(huán)冗余校驗(yàn)CRC(CyclicRedundancyCheck)，該編碼簡(jiǎn)單，誤判概率低，為了減少硬件成本，降低硬件設(shè)計(jì)的復(fù)雜度，本設(shè)計(jì)通過(guò)CRC算法軟件實(shí)現(xiàn)。 實(shí)驗(yàn)結(jié)果表明，基于EDA技術(shù)的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA集成度高，結(jié)構(gòu)靈活，設(shè)計(jì)方法多樣，開(kāi)發(fā)周期短，調(diào)試方便，修改容易，采用FPGA較好地實(shí)現(xiàn)了串行數(shù)據(jù)的通信功能，并對(duì)數(shù)據(jù)作了一定的處理，本設(shè)計(jì)中為CRC校驗(yàn)。另外，可以利用FPGA的在線可編程特性，對(duì)本設(shè)計(jì)電路進(jìn)行功能擴(kuò)展，以滿足更高的要求。
標(biāo)簽： FPGA CRC 串行 通信實(shí)現(xiàn)
上傳時(shí)間： 2013-04-24
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本文以直接頻率合成和偽隨機(jī)碼的設(shè)計(jì)與實(shí)現(xiàn)為中心，對(duì)擴(kuò)頻通信的基本理論、信號(hào)源的總體結(jié)構(gòu)、載波調(diào)制、濾波器設(shè)計(jì)等問(wèn)題進(jìn)行了深入的分析和研究，并給出了模塊的硬件實(shí)現(xiàn)方案。 首先介紹了FPGA技術(shù)的發(fā)展和應(yīng)用，包括VHDL語(yǔ)言的基本語(yǔ)法結(jié)構(gòu)和FPGA器件的開(kāi)發(fā)設(shè)計(jì)流程等等。詳細(xì)地分析了各類(lèi)頻率合成器的基礎(chǔ)上提出采用直接數(shù)字式頻率合成器(DDS)實(shí)現(xiàn)低相位噪聲、高分辨率、高精度和高穩(wěn)定度的信號(hào)源。研究了測(cè)距偽隨機(jī)碼的原理，確定選用移位序列作為系統(tǒng)的擴(kuò)頻碼序列，并選取了符合本系統(tǒng)使用的移位序列擴(kuò)頻碼。分別給出并分析了相應(yīng)的FPGA硬件實(shí)現(xiàn)電路。 對(duì)于載波調(diào)制這一關(guān)鍵技術(shù)，提出了采用二進(jìn)制相移鍵控相位選擇法并相應(yīng)作了硬件實(shí)現(xiàn)。分析與研究了射頻寬帶濾波器應(yīng)具有的傳輸特性，通過(guò)分析巴特沃思濾波器、切比雪夫?yàn)V波器、橢圓濾波器和貝塞爾濾波器這幾種濾波器的頻譜特性，設(shè)計(jì)了發(fā)生器射頻寬帶濾波器。最后給出具體設(shè)計(jì)實(shí)現(xiàn)了的信號(hào)發(fā)生器的輸出波形。
標(biāo)簽： FPGA 擴(kuò)頻信號(hào) 發(fā)生器
上傳時(shí)間： 2013-04-24
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近年來(lái)，隨著網(wǎng)絡(luò)技術(shù)的發(fā)展和視頻編碼標(biāo)準(zhǔn)受到廣泛接受，視頻點(diǎn)播、視頻流和遠(yuǎn)程教育等基于網(wǎng)絡(luò)的多媒體業(yè)務(wù)逐漸普及。為了對(duì)擁有不同終端資源，不同接入網(wǎng)絡(luò)以及不同興趣的用戶提供靈活的多媒體數(shù)據(jù)訪問(wèn)服務(wù)，多媒體數(shù)據(jù)的內(nèi)容需要根據(jù)應(yīng)用環(huán)境動(dòng)態(tài)調(diào)整，轉(zhuǎn)碼正是實(shí)現(xiàn)這一挑戰(zhàn)性任務(wù)的關(guān)鍵技術(shù)之一。 視頻轉(zhuǎn)碼對(duì)時(shí)間的要求非?？量蹋灾劣谟酶咚俚耐ㄓ梦⑻幚砥餍酒矡o(wú)法在規(guī)定的時(shí)間內(nèi)完成必要的運(yùn)算。因此，必須為這樣的運(yùn)算設(shè)計(jì)一個(gè)專(zhuān)用的高速硬線邏輯電路，在高速FPGA器件上實(shí)現(xiàn)或制成高速專(zhuān)用集成電路。用高密度的FPGA來(lái)構(gòu)成完成轉(zhuǎn)碼算法所需的電路系統(tǒng)，實(shí)現(xiàn)專(zhuān)用集成電路的功能，因其成本低、設(shè)計(jì)周期短、功耗小、可靠性高、使用靈活等優(yōu)點(diǎn)而成為適合本課題的最佳選擇。 本文根據(jù)MPEG-2中可變長(zhǎng)編碼(VLC)理論，采用了兩級(jí)查找表減少了VLC存儲(chǔ)空間的使用，完成VLC編碼的實(shí)現(xiàn)。根據(jù)MPEG-2中關(guān)于System Packet的定義，針對(duì)FPGA可實(shí)現(xiàn)性，以空間換取復(fù)雜度的減少，實(shí)現(xiàn)了PES包的打包模塊。根據(jù)MPEG-2相應(yīng)的轉(zhuǎn)碼理論，完成了對(duì)系統(tǒng)解碼模塊相應(yīng)的連接和調(diào)試，對(duì)解碼模塊以真實(shí)的bit流進(jìn)行了貼近板級(jí)的情況的仿真。根據(jù)MPEG-2中TM5的算法的局限性，分析得出只需要對(duì)P幀進(jìn)行相應(yīng)處理即可改進(jìn)場(chǎng)景變換對(duì)視頻質(zhì)量的影響，完成對(duì)TM5的算法的改進(jìn)。通過(guò)性能估算和電路仿真，各模塊的吞吐率能夠滿足轉(zhuǎn)碼系統(tǒng)的要求。
上傳時(shí)間： 2013-07-22
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本文以“機(jī)車(chē)車(chē)輛輪對(duì)動(dòng)態(tài)檢測(cè)裝置”為研究背景，以改進(jìn)提升裝置性能為目標(biāo)，研究在Altera公司的FPGA(Field Programmable Gate Array)芯片Cyclone上實(shí)現(xiàn)圖像采集控制、圖像處理算法、JPEG(Joint Photographic Expert Group)壓縮編碼標(biāo)準(zhǔn)的基本系統(tǒng)。本文使用硬件描述語(yǔ)言Verilog，以RedLogic的RVDK開(kāi)發(fā)板作為硬件平臺(tái)，在開(kāi)發(fā)工具OUARTUS2 6.0和MODELSIM SE 6.1B環(huán)境中完成軟核的設(shè)計(jì)與仿真驗(yàn)證。 數(shù)據(jù)采集部分完成的功能是將由模擬攝像機(jī)拍攝到的圖像信號(hào)進(jìn)行數(shù)字化，然后從數(shù)據(jù)流中提取有效數(shù)據(jù)，加以適當(dāng)裁剪，最后將奇偶場(chǎng)圖像數(shù)據(jù)合并成幀，存儲(chǔ)到存儲(chǔ)器中。數(shù)字化及碼流產(chǎn)生的功能由SAA7113芯片完成，由FPGA對(duì)SAA7113芯片初始化設(shè)置、控制，并對(duì)數(shù)字化后的數(shù)據(jù)進(jìn)行操作。 圖像處理算法部分考慮到實(shí)時(shí)性與算法復(fù)雜度等因素，從裝置的圖像處理流程中有選擇性地實(shí)現(xiàn)了直方圖均衡化、中值濾波與邊緣檢測(cè)三種圖像處理算法。 壓縮編碼部分依據(jù)JPEG標(biāo)準(zhǔn)基本系統(tǒng)順序編碼模式，在FPGA上實(shí)現(xiàn)了DCT(Discrete Cosine Transform)變換、量化、Zig-Zag掃描、直流系數(shù)DPCM(Differential Pulse Code Modulation)編碼、交流系數(shù)RLC(Run Length code)編碼、霍夫曼編碼等主要步驟，最后用實(shí)際的圖像數(shù)據(jù)塊對(duì)系統(tǒng)進(jìn)行了驗(yàn)證。
上傳時(shí)間： 2013-04-24
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目前的國(guó)內(nèi)的CCD高清攝相頭能夠輸出一組視頻信號(hào)和數(shù)字圖像信號(hào)，雖然視頻信號(hào)能夠直接在監(jiān)視器顯示，但是輸出的數(shù)字圖像信號(hào)占用存儲(chǔ)空間太大，不便于進(jìn)行傳輸。本文設(shè)計(jì)了一種基于FPGA的數(shù)字圖像壓縮卡。 在過(guò)去的十幾年中，國(guó)際標(biāo)準(zhǔn)化組織制訂了一系列的國(guó)際視頻編碼標(biāo)準(zhǔn)并廣泛應(yīng)用到各種領(lǐng)域。It.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國(guó)際視頻編碼標(biāo)準(zhǔn)。 新發(fā)展的H．264/AVC比原有的視頻編碼標(biāo)準(zhǔn)大幅度提高了編碼效率，但其運(yùn)算復(fù)雜度也大大增加，本文簡(jiǎn)要分析了H．264/AVC的復(fù)雜度及其優(yōu)化的途徑，給出了主要模塊的優(yōu)化算法實(shí)驗(yàn)結(jié)果。 H．264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動(dòng)補(bǔ)償混合編碼方案，主要不同有：增強(qiáng)的運(yùn)動(dòng)預(yù)測(cè)能力，準(zhǔn)確匹配的較小塊變換，自適應(yīng)環(huán)內(nèi)濾波器，增強(qiáng)的熵編碼。測(cè)試結(jié)果表明這些新特征使H．264/AVC編碼器提高50％編碼效率的同時(shí)，增加了一個(gè)數(shù)量級(jí)的復(fù)雜度。實(shí)際中恰當(dāng)?shù)厥褂肏．264/AVC編碼工具可以較低的實(shí)現(xiàn)復(fù)雜度得到與復(fù)雜配置相當(dāng)?shù)木幋a效率。故實(shí)際編碼系統(tǒng)開(kāi)發(fā)需要在運(yùn)算復(fù)雜性和編碼效率之間進(jìn)行折衷、兼顧考慮。H．264/AVC引入的新編碼特征既增加基本模塊的復(fù)雜度，也成倍增加算法的復(fù)雜度。針對(duì)它們的作用和實(shí)現(xiàn)方法的不同，可采用不同的硬件實(shí)現(xiàn)方法。本文基于上述思路進(jìn)行優(yōu)化，具體的工作包括：針對(duì)去塊濾波的復(fù)雜性，本文提出一種適合硬件實(shí)現(xiàn)的算法，使其在節(jié)省了資源的同時(shí)，很好的達(dá)到了標(biāo)準(zhǔn)所定義的性能。針對(duì)變換量化的復(fù)雜性，本文提出一種既滿足整體的硬件流水結(jié)構(gòu)，又極大的降低了硬件資源的實(shí)現(xiàn)方法。針對(duì)碼率控制的實(shí)現(xiàn)，本文提出了一種有別于傳統(tǒng)實(shí)現(xiàn)方式的算法，在保證實(shí)時(shí)性的同時(shí)，極大的提高了編碼器的性能。本文基于上述算法還進(jìn)行Baseline Profile編碼器的研究，給出了一種實(shí)時(shí)編碼器結(jié)構(gòu)，實(shí)現(xiàn)了對(duì)高清圖像格式(720P)的實(shí)時(shí)編碼，并將其和當(dāng)前業(yè)界先進(jìn)水平進(jìn)行了對(duì)比，表明本文所實(shí)現(xiàn)得結(jié)構(gòu)能夠達(dá)到當(dāng)前業(yè)界的先進(jìn)水平。
上傳時(shí)間： 2013-07-23
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圖像增強(qiáng)技術(shù)是數(shù)字圖像處理領(lǐng)域中的一項(xiàng)重要內(nèi)容，隨著數(shù)字圖像處理應(yīng)用領(lǐng)域的不斷擴(kuò)大，快速、實(shí)時(shí)圖像處理技術(shù)成為研究的熱點(diǎn)。超大規(guī)模集成電路技術(shù)的飛速發(fā)展為數(shù)字圖像實(shí)時(shí)處理技術(shù)提供了硬件基礎(chǔ)，尤其是FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門(mén)陣列)憑借其高速并行、可重配置的架構(gòu)和基于查找表的獨(dú)特結(jié)構(gòu)等優(yōu)點(diǎn)使得在數(shù)字信號(hào)處理領(lǐng)域的應(yīng)用持續(xù)上升。國(guó)內(nèi)外，越來(lái)越多的實(shí)時(shí)圖像處理應(yīng)用逐漸轉(zhuǎn)向FPGA平臺(tái)。 本文基于FPGA的圖像增強(qiáng)技術(shù)研究主要是針對(duì)空間域方法，這種方法是指在空間域內(nèi)直接對(duì)像素灰度值進(jìn)行運(yùn)算處理，算法簡(jiǎn)單并且存在并行性，非常適合于用硬件實(shí)現(xiàn)。FPGA可以靈活地實(shí)現(xiàn)并行、實(shí)時(shí)處理圖像數(shù)據(jù)，正是利用這一特點(diǎn)，本文提出了一種基于FPGA的圖像增強(qiáng)處理系統(tǒng)設(shè)計(jì)。該系統(tǒng)采用SOPC技術(shù)，完成圖像增強(qiáng)處理。文中給出了系統(tǒng)設(shè)計(jì)思路，并分析了該系統(tǒng)的結(jié)構(gòu)及功能實(shí)現(xiàn)，說(shuō)明了系統(tǒng)實(shí)現(xiàn)過(guò)程。其硬件平臺(tái)的核心部分是Altera公司Stratix系列的．FPGA EPlS40芯片，采用自頂向下的設(shè)計(jì)方法構(gòu)造圖像增強(qiáng)處理功能模塊，利用硬件描述語(yǔ)言vHDL對(duì)圖像增強(qiáng)模塊進(jìn)行電路描述，并進(jìn)行設(shè)計(jì)優(yōu)化、仿真，在生成系統(tǒng)配置文件后加載到FPGA上進(jìn)行板級(jí)調(diào)試。完成了基于FPGA的圖像增強(qiáng)算法模塊的設(shè)計(jì)，重點(diǎn)設(shè)計(jì)實(shí)現(xiàn)了點(diǎn)運(yùn)算增強(qiáng)處理模塊、中值濾波器模塊，并對(duì)中值濾波器進(jìn)行了改進(jìn)設(shè)計(jì)實(shí)現(xiàn)，采用FPGA完成了對(duì)圖像增強(qiáng)算法的硬件加速。
標(biāo)簽： FPGA 圖像增強(qiáng) 技術(shù)研究
上傳時(shí)間： 2013-06-16
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本文主要研究了近年來(lái)發(fā)展很快的一種高效的調(diào)制技術(shù)——連續(xù)相位調(diào)制(CPM)。與其它調(diào)制技術(shù)相比，它具有較高的帶寬和功率利用率，這也令它在通信資源日益緊張的今天得到了越來(lái)越多的關(guān)注。CPM信號(hào)包含大量的信號(hào)形式，它們的共同特點(diǎn)是信號(hào)包絡(luò)恒定、相位連續(xù)，尤其適合于無(wú)線通信。 本文首先介紹了CPM信號(hào)的一般表達(dá)式及其功率譜密度公式，在此基礎(chǔ)上對(duì)CPM信號(hào)特性做了分析研究，并對(duì)其功率譜密度進(jìn)行了計(jì)算機(jī)仿真，分析得出了CPM信號(hào)各調(diào)制參數(shù)的取值對(duì)其譜特性的影響；然后對(duì)CPM信號(hào)的各種解調(diào)方法進(jìn)行了深入研究，對(duì)不同方法的解調(diào)性能作了仿真，通過(guò)比較分析得出解調(diào)性能、調(diào)制參數(shù)與系統(tǒng)實(shí)現(xiàn)復(fù)雜度之間相互制約的關(guān)系；最后，在前面分析研究的基礎(chǔ)上，完成了一個(gè)實(shí)際通信系統(tǒng)中信號(hào)檢測(cè)算法的。FPGA實(shí)現(xiàn)。
標(biāo)簽： 相位調(diào)制 解調(diào)算法
上傳時(shí)間： 2013-05-29
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可靠通信要求消息從信源到信宿盡量無(wú)誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯(cuò)能力，如使用差錯(cuò)控制編碼。自仙農(nóng)定理提出以來(lái)，先后有許多糾錯(cuò)編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯(cuò)性能成為通信界的一個(gè)里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時(shí)大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問(wèn)題。本論文的主要工作是通過(guò)硬件實(shí)現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲(chǔ)器的并行子交織器解決方法，很好地解決了并行訪問(wèn)存儲(chǔ)器沖突的問(wèn)題。 本論文在現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)平臺(tái)上實(shí)現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實(shí)現(xiàn)的并行Turbo編譯碼器在時(shí)鐘頻率為33MHz，幀長(zhǎng)為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時(shí)，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時(shí)延小于124us。本文還使用EP2C35FPGA芯片設(shè)計(jì)了系統(tǒng)開(kāi)發(fā)板。該開(kāi)發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測(cè)試結(jié)果表明，本文所實(shí)現(xiàn)的并行Turbo編譯碼器及其開(kāi)發(fā)板運(yùn)行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實(shí)現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計(jì)與實(shí)現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計(jì)，還提出了一種基于多端口存儲(chǔ)器的并行子交織器和解交織器設(shè)計(jì)。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開(kāi)發(fā)板設(shè)計(jì)與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
上傳時(shí)間： 2013-04-24
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8051系列是至今為止最成功的單片機(jī)之一，在FPGA平臺(tái)上研究帶硬件浮點(diǎn)運(yùn)算器的8051是對(duì)其在SoC及專(zhuān)用化的方向上的一次邁進(jìn)。文章首先介紹了8051的基本架構(gòu)，包括硬件模塊、指令系統(tǒng)、內(nèi)存分配以及基本外設(shè)。然后講解了在設(shè)計(jì)8051時(shí)如何劃分模塊，每個(gè)模塊的功能與設(shè)計(jì)，同時(shí)也介紹了如何設(shè)計(jì)流水線來(lái)加速8051的處理速度。對(duì)于浮點(diǎn)運(yùn)算器，文章介紹了IEEE浮點(diǎn)數(shù)的表示方法，包括各種特殊值的表示方法以及作用。在探討浮點(diǎn)運(yùn)算器設(shè)計(jì)的時(shí)候首先是給出了模塊的劃分及其實(shí)現(xiàn)的功能，然后以生動(dòng)的實(shí)例介紹了加減乘除四種浮點(diǎn)運(yùn)算的算法。在介紹完8051與浮點(diǎn)運(yùn)算器設(shè)計(jì)以后，文章介紹了如何將浮點(diǎn)運(yùn)算器集成到8051上，包括硬件上的數(shù)據(jù)線接口和控制線接口，以及軟件中如何運(yùn)用硬件浮點(diǎn)運(yùn)算器。最后文章給出了此設(shè)計(jì)在ModelSim上的仿真結(jié)果以及在CyclonelIFPGA芯片上的驗(yàn)證過(guò)程，可以清楚地看到，與KeilC51軟件庫(kù)的浮點(diǎn)運(yùn)算相比，加法運(yùn)算從186個(gè)時(shí)鐘周期減少到4個(gè)時(shí)鐘周期，減法運(yùn)算從200個(gè)時(shí)鐘周期減少到4個(gè)時(shí)鐘周期，乘法運(yùn)算從241個(gè)時(shí)鐘周期減少到4個(gè)時(shí)鐘周期，而除法則由原來(lái)的¨lO個(gè)時(shí)鐘周期減少到4個(gè)時(shí)鐘周期，可見(jiàn)硬件浮點(diǎn)運(yùn)算器使8051在運(yùn)算能力上有了質(zhì)的提高。 筆者也在“Google”和“百度”搜索引擎上，以及“維普數(shù)據(jù)論文網(wǎng)’’上搜索過(guò)，都沒(méi)有發(fā)現(xiàn)有類(lèi)似的設(shè)計(jì)，帶硬件浮點(diǎn)運(yùn)算器的8051可謂是一次創(chuàng)新，希望在實(shí)際應(yīng)用中能有用武之地。
標(biāo)簽： FPGA 8051 硬件 浮點(diǎn)運(yùn)算器
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