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  • 用FPGA設計多功能數字鐘

    用FPGA設計多功能數字鐘

    標簽: FPGA 多功能 數字

    上傳時間: 2013-10-27

    上傳用戶:ommshaggar

  • 多級小波逆變換實時系統方案

    提出了一種基于FPGA的多級小波逆變換的高速、實時的硬件解決方案。仿真驗證表明本方案能夠滿足連續輸入的數據進行實時處理的要求,并且所設計的系統具有功耗低、成本低等優點。

    標簽: 多級 小波逆變換 實時系統 方案

    上傳時間: 2013-12-20

    上傳用戶:JasonC

  • XAPP483 - 利用 Platform Flash PROM 實現多重啟動功能

      一些應用利用 Xilinx FPGA 在每次啟動時可改變配置的能力,根據所需來改變 FPGA 的功能。Xilinx Platform Flash XCFxxP PROM 的設計修訂 (Design Revisioning) 功能,允許用戶在單個PROM 中將多種配置存儲為不同的修訂版本,從而簡化了 FPGA 配置更改。在 FPGA 內部加入少量的邏輯,用戶就能在 PROM 中存儲的多達四個不同的修訂版本之間進行動態切換。多重啟動或從多個設計修訂進行動態重新配置的能力,與 Spartan™-3E FPGA 和第三方并行 flashPROM 一起使用時所提供的 MultiBoot 選項相似。本應用指南將進一步說明 Platform Flash PROM 如何提供附加選項來增強配置失敗時的安全性,以及如何減少引腳數量和板面積。此外,Platform Flash PROM 還為用戶提供其他優勢:iMPACT 編程支持、單一供應商解決方案、低成本板設計和更快速的配置加載。本應用指南還詳細地介紹了一個包含 VHDL 源代碼的參考設計。

    標簽: Platform Flash XAPP PROM

    上傳時間: 2013-10-10

    上傳用戶:wangcehnglin

  • Cadence PSD 15.0版本功能介紹

    隨著PCB設計復雜程度的不斷提高,設計工程師對 EDA工具在交互性和處理復雜層次化設計功能的要求也越來越高。Cadence Design Systems, Inc. 作為世界第一的EDA工具供應商,在這些方面一直為用戶提供業界領先的解決方案。在 Concept-HDL15.0中,這些功能又得到了大度地提升。首先,Concept-HDL15.0,提供了交互式全局屬性修改刪除,以及全局器件替換的圖形化工作界面。在這些全新的工作環境中,用戶可以在圖紙,設計,工程不同的級別上對器件,以及器件/線網的屬性進行全局性的編輯。

    標簽: Cadence 15.0 PSD 版本

    上傳時間: 2013-11-12

    上傳用戶:ANRAN

  • Allegro SPB V15.2 版新增功能

    15.2 已經加入了有關貫孔及銲點的Z軸延遲計算功能. 先開啟 Setup - Constraints - Electrical constraint sets  下的 DRC 選項.  點選 Electrical Constraints dialog box 下 Options 頁面 勾選 Z-Axis delay欄. 

    標簽: Allegro 15.2 SPB

    上傳時間: 2013-11-12

    上傳用戶:Late_Li

  • 基于 FPGA 的實時 QRS 波檢測系統設計

    根據在線心電信號自動分析系統的實時性要求,提出了一種基于現場可編程門陣列的QRS波檢測解決方案和硬件結構。該方案采用離散小波變換(DWT)算法結合閾值檢測算法進行特征點提取,克服了傳統算法受噪聲、基漂、雜波等影響的缺點,邏輯簡單,適合硬件實現。

    標簽: FPGA QRS 檢測系統設計

    上傳時間: 2013-10-16

    上傳用戶:

  • 基于Verilog HDL設計的多功能數字鐘

    本文利用Verilog HDL 語言自頂向下的設計方法設計多功能數字鐘,突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優點,并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后,可應用于實際的數字鐘顯示中。 關鍵詞:Verilog HDL;硬件描述語言;FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL;hardware description language;FPGA

    標簽: Verilog HDL 多功能 數字

    上傳時間: 2013-11-10

    上傳用戶:hz07104032

  • 各種功能的計數器實例(VHDL源代碼)

    各種功能的計數器實例(VHDL源代碼):

    標簽: VHDL 計數器 源代碼

    上傳時間: 2013-10-19

    上傳用戶:xanxuan

  • 各種功能的計數器實例(VHDL源代碼)

    各種功能的計數器實例(VHDL源代碼):ENTITY counters IS  PORT  (   d  : IN  INTEGER RANGE 0 TO 255;   clk  : IN BIT;   clear : IN BIT;   ld  : IN BIT;   enable : IN BIT;   up_down : IN BIT;   qa  : OUT  INTEGER RANGE 0 TO 255;   qb  : OUT  INTEGER RANGE 0 TO 255;   qc  : OUT  INTEGER RANGE 0 TO 255;   qd  : OUT  INTEGER RANGE 0 TO 255;   qe  : OUT  INTEGER RANGE 0 TO 255;   qf  : OUT  INTEGER RANGE 0 TO 255;   qg  : OUT  INTEGER RANGE 0 TO 255;   qh  : OUT  INTEGER RANGE 0 TO 255;   qi  : OUT  INTEGER RANGE 0 TO 255;

    標簽: VHDL 計數器 源代碼

    上傳時間: 2013-10-09

    上傳用戶:松毓336

  • 由Proteus仿真入門單片機學習

    摘要:以學習單片機為目的,為在沒有仿真器和目標板的情況下對單片機內部程序運行時有感性的認識,以常用的89C2051單片機為核心,利用Proteus仿真軟件的硬件仿真模塊建立一個正弦波發生電路,并運用C語言編寫相應程序,結合所設計電路在Proteus仿真軟件的軟件仿真功能進行了綜合仿真,并把仿真結果和實際電路與程序運行的結果進行了比較。據此,通過從實踐出發來,把實踐與理論結合在一起的學習方法來達到入門單片機知識。 關鍵詞:單片機學習,單片機仿真、Proteus,正弦信號

    標簽: Proteus 仿真 單片機學習

    上傳時間: 2013-11-18

    上傳用戶:75119158

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