本文針對(duì)傳統(tǒng)儀用放大電路的特點(diǎn)，介紹了一種高共模抑制比儀用放大電路，引入共模負(fù)反饋，大大提高了通用儀表放大器的共模抑制能力。
上傳時(shí)間： 2013-11-10
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2-1 何謂測(cè)量放大電路？對(duì)其基本要求是什么？ 在測(cè)量控制系統(tǒng)中，用來放大傳感器輸出的微弱電壓，電流或電荷信號(hào)的放大電路稱為測(cè)量放大電路，亦稱儀用放大電路。對(duì)其基本要求是：①輸入阻抗應(yīng)與傳感器輸出阻抗相匹配；②一定的放大倍數(shù)和穩(wěn)定的增益；③低噪聲；④低的輸入失調(diào)電壓和輸入失調(diào)電流以及低的漂移；⑤足夠的帶寬和轉(zhuǎn)換速率（無畸變的放大瞬態(tài)信號(hào)）；⑥高輸入共模范圍（如達(dá)幾百伏）和高共模抑制比；⑦可調(diào)的閉環(huán)增益；⑧線性好、精度高；⑨成本低。 2-2 圖2-2a所示斬波穩(wěn)零放大電路中，為什么采用高、低頻兩個(gè)通道，即R3、C3組成的高頻通道和調(diào)制、解調(diào)、交流放大器組成的低頻通道？ 采用高頻通道是為了使斬波穩(wěn)零放大電路能在較寬的頻率范圍內(nèi)工作，而采用低頻通道則能對(duì)微弱的直流或緩慢變化的信號(hào)進(jìn)行低漂移和高精度的放大。 2-3 請(qǐng)參照?qǐng)D2-3，根據(jù)手冊(cè)中LF347和CD4066的連接圖（即引腳圖），將集成運(yùn)算放大器LF347和集成模擬開關(guān)CD4066接成自動(dòng)調(diào)零放大電路。 LF347和CD4066接成的自動(dòng)調(diào)零放大電路如圖X2-1。
標(biāo)簽： 信號(hào)放大電路
上傳時(shí)間： 2013-10-09
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模電
上傳時(shí)間： 2013-11-05
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本文以介質(zhì)諧振器為起始，研究了介質(zhì)諧振腔體濾波器的設(shè)計(jì)。文章首先介紹了介質(zhì)諧振器基本的工作原理，圍繞模式分離與Q值提高研究了實(shí)際介質(zhì)腔體濾波器中常用的工作在TE01模的介質(zhì)諧振器的基本特性，并在此基礎(chǔ)上提出了一種新的介質(zhì)諧振器結(jié)構(gòu)，進(jìn)一步提高介質(zhì)諧振器模式分離度的同時(shí)，也提高了主模的品質(zhì)因數(shù)。
上傳時(shí)間： 2013-11-07
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十六位模數(shù)轉(zhuǎn)換器AD7705+及其應(yīng)用
標(biāo)簽： 7705 AD 十六位 模數(shù)轉(zhuǎn)換器
上傳時(shí)間： 2013-10-12
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FPC模組軟板設(shè)計(jì)規(guī)范
標(biāo)簽： FPC 模組 軟板 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2013-11-01
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一 、數(shù)?；旌显O(shè)計(jì)的難點(diǎn) 二、提高數(shù)模混合電路性能的關(guān)鍵 三、仿真工具在數(shù)?；旌显O(shè)計(jì)中的應(yīng)用 四、小結(jié) 五、混合信號(hào)PCB設(shè)計(jì)基礎(chǔ)問答
標(biāo)簽： 仿真 高數(shù)模混合
上傳時(shí)間： 2013-11-22
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GC0309模組設(shè)計(jì)指南
標(biāo)簽： 0309 GC 模組 設(shè)計(jì)指南
上傳時(shí)間： 2013-11-23
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
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共模干擾和差模干擾是電子、 電氣產(chǎn)品上重要的干擾之一，它們 可以對(duì)周圍產(chǎn)品的穩(wěn)定性產(chǎn)生嚴(yán)重 的影響。在對(duì)某些電子、電氣產(chǎn)品 進(jìn)行電磁兼容性設(shè)計(jì)和測(cè)試的過程 中，由于對(duì)各種電磁干擾采取的抑 制措施不當(dāng)而造成產(chǎn)品在進(jìn)行電磁 兼容檢測(cè)時(shí)部分測(cè)試項(xiàng)目超標(biāo)或通 不過EMC 測(cè)試，從而造成了大量人 力、財(cái)力的浪費(fèi)。為了掌握電磁干 擾抑制技術(shù)的一些特點(diǎn)，正確理解 一些概念是十分必要的。共模干擾 和差模干擾的概念就是這樣一種重 要概念。正確理解和區(qū)分共模和差 模干擾對(duì)于電子、電氣產(chǎn)品在設(shè)計(jì) 過程中采取相應(yīng)的抗干擾技術(shù)十分 重要，也有利于提高產(chǎn)品的電磁兼 容性。
上傳時(shí)間： 2014-01-16
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