電子設(shè)計(jì)大賽作品_音頻信號(hào)分析儀的FPGA源碼(一等獎(jiǎng))
標(biāo)簽： FPGA 電子設(shè)計(jì)大賽 源碼 音頻信號(hào)分析儀
上傳時(shí)間： 2013-08-08
上傳用戶：haohaoxuexi
amcc PPC405EP taihu 開發(fā)板 CPLD 源碼
標(biāo)簽： taihu amcc CPLD PPC
上傳時(shí)間： 2013-08-13
上傳用戶：invtnewer
CPLD與8051的總線接口VHDL源碼
標(biāo)簽： CPLD 8051 VHDL 總線接口
上傳時(shí)間： 2013-08-15
上傳用戶：yuchunhai1990
ACTEL的FPGA完整開發(fā)文擋 含測(cè)試源碼
標(biāo)簽： ACTEL FPGA 測(cè)試 源碼
上傳時(shí)間： 2013-08-16
上傳用戶：kristycreasy
TMS3205402Verilog HDL源碼
標(biāo)簽： 3205402 Verilog TMS HDL
上傳時(shí)間： 2013-08-17
上傳用戶：shizhanincc
實(shí)現(xiàn)基于CPLD的CCD采集系統(tǒng)設(shè)計(jì)源碼
標(biāo)簽： CPLD CCD 采集 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-08-18
上傳用戶：pkzz021
基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶：問題問題
s3c2410開發(fā)板cpld源碼，希望有些參考價(jià)值
標(biāo)簽： s3c2410 cpld 開發(fā)板 源碼
上傳時(shí)間： 2013-08-20
上傳用戶：wtrl
基于QUARTUSII軟件 實(shí)現(xiàn)FPGA（ATERA CYCLONE II系列）與SD卡SD模式通信\r\n所用語言位verilog HDL
標(biāo)簽： QUARTUSII CYCLONE ATERA FPGA
上傳用戶：it男一枚
多路18b20測(cè)溫顯示系統(tǒng),可同時(shí)測(cè)量n個(gè)第三18b20
標(biāo)簽： 18b20 多路 測(cè)溫 顯示系統(tǒng)
上傳時(shí)間： 2013-08-21
上傳用戶：zhangchu0807
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