lm75A溫度數(shù)字轉(zhuǎn)換器 FPGA讀寫(xiě)實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔資料,FPGA為CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做為你的學(xué)習(xí)設(shè)計(jì)參考。LM75A 是一個(gè)使用了內(nèi)置帶隙溫度傳感器和模數(shù)轉(zhuǎn)換技術(shù)的溫度數(shù)字轉(zhuǎn)換器。它也是一個(gè)溫度檢測(cè)器，可提供一個(gè)過(guò)熱檢測(cè)輸出。LM75A 包含許多數(shù)據(jù)寄存器：配置寄存器用來(lái)存儲(chǔ)器件的某些配置，如器件的工作模式、OS 工作模式、OS 極性和OS 故障隊(duì)列等（在功能描述一節(jié)中有詳細(xì)描述）；溫度寄存器（Temp），用來(lái)存儲(chǔ)讀取的數(shù)字溫度；設(shè)定點(diǎn)寄存器（Tos & Thyst），用來(lái)存儲(chǔ)可編程的過(guò)熱關(guān)斷和滯后限制，器件通過(guò)2 線的串行I2C 總線接口與控制器通信。LM75A 還包含一個(gè)開(kāi)漏輸出（OS），當(dāng)溫度超過(guò)編程限制的值時(shí)該輸出有效。LM75A 有3 個(gè)可選的邏輯地址管腳，使得同一總線上可同時(shí)連接8個(gè)器件而不發(fā)生地址沖突。LM75A 可配置成不同的工作條件。它可設(shè)置成在正常工作模式下周期性地對(duì)環(huán)境溫度進(jìn)行監(jiān)控或進(jìn)入關(guān)斷模式來(lái)將器件功耗降至最低。OS 輸出有2 種可選的工作模式：OS 比較器模式和OS 中斷模式。OS 輸出可選擇高電平或低電平有效。故障隊(duì)列和設(shè)定點(diǎn)限制可編程，為了激活OS 輸出，故障隊(duì)列定義了許多連續(xù)的故障。溫度寄存器通常存放著一個(gè)11 位的二進(jìn)制數(shù)的補(bǔ)碼，用來(lái)實(shí)現(xiàn)0.125℃的精度。這個(gè)高精度在需要精確地測(cè)量溫度偏移或超出限制范圍的應(yīng)用中非常有用。正常工作模式下，當(dāng)器件上電時(shí)，OS 工作在比較器模式，溫度閾值為80℃，滯后75℃，這時(shí)，LM75A就可用作一個(gè)具有以上預(yù)定義溫度設(shè)定點(diǎn)的獨(dú)立的溫度控制器。module LM75_SEG_LED ( //input input sys_clk ,input sys_rst_n ,inout sda_port ,//output output wire seg_c1 ,output wire seg_c2 ,output wire seg_c3 ,output wire seg_c4 ,output reg seg_a ,output reg seg_b ,output reg seg_c ,output reg seg_e ,output reg seg_d ,output reg seg_f ,output reg seg_g ,output reg seg_h , output reg clk_sclk );//parameter define parameter WIDTH = 8;parameter SIZE = 8;//reg define reg [WIDTH-1:0] counter ;reg [9:0] counter_div ;reg clk_50k ;reg clk_200k ;reg sda ;reg enable ;
標(biāo)簽： lm75a 數(shù)字轉(zhuǎn)換器 fpga verilog
上傳時(shí)間： 2021-10-27
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上傳時(shí)間： 2021-10-28
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電路主要包括以下七個(gè)單元電路：正弦波產(chǎn)生電路、正弦波放大及電平變換電路、峰值檢測(cè)電路、增益控制電路、三角波產(chǎn)生電路、比較電路、低通濾波電路。正弦波產(chǎn)生電路采用文氏橋正弦波振蕩電路，由放大電路、反饋電路（正反饋）、選頻網(wǎng)絡(luò)（和反饋電路一起）、穩(wěn)幅電路構(gòu)成，它的振蕩頻率為：f=1/(2Π*RC)，由R4和C1構(gòu)成RC并聯(lián)振蕩，產(chǎn)生正弦波，與R5和C2構(gòu)成選頻網(wǎng)絡(luò)，同時(shí)R5和C2又構(gòu)成該電路的正反饋；穩(wěn)幅電路是由該電路的負(fù)反饋構(gòu)成，當(dāng)振幅過(guò)大時(shí)，二極管導(dǎo)通，R3短路，Av=1+（R2+R3）/R1減小，振幅減小，反之Av=1+（R2+R3）/R1增大，振幅增大，達(dá)到穩(wěn)幅效果，從而保證正弦波的正常產(chǎn)生。正弦波放大及電平變換電路由R10，R7分別與R15滑動(dòng)電阻部分相連，通過(guò)滑動(dòng)R15來(lái)分VCC和VEE的電壓，通過(guò)放大器正相來(lái)抬高或降低正弦波來(lái)達(dá)到特定范圍內(nèi)的幅值，滑動(dòng)電阻R6與地相連，又與放大器反相端相連，滑動(dòng)R6分壓來(lái)改變振幅，后又由R9和R8構(gòu)成反饋來(lái)達(dá)到放大的效果，從而達(dá)到正弦波放大及電平變化的目的。峰值檢測(cè)電路是由正弦波放大及電平變換電路產(chǎn)生的正弦波送入電壓跟隨器的正相端，通過(guò)兩個(gè)反向二極管后再連電容，快速充放電達(dá)到峰值，然后再送回正弦波放大及電平變換電路的反相端，構(gòu)成負(fù)反饋，達(dá)到增益穩(wěn)幅控制效果三角波產(chǎn)生電路主要由兩個(gè)NPN型三極管Q3Q4，一個(gè)PNP型三極管Q2，兩個(gè)電容C3C4，兩個(gè)非門(mén)，一個(gè)滑動(dòng)電阻R16組成，通過(guò)充放電后經(jīng)過(guò)非門(mén)產(chǎn)生三角波。比較電路產(chǎn)生的正弦波送入放大器的正相端，產(chǎn)生的三角波送入放大器的反相端，通過(guò)作差比較產(chǎn)SPWM波，后又經(jīng)過(guò)由R22和C8組成的低通濾波電路，還原正弦波。
上傳時(shí)間： 2021-10-30
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上傳時(shí)間： 2021-11-02
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四路20秒聲光顯示計(jì)分搶答器Multisim14仿真源文件+設(shè)計(jì)文檔資料摘要數(shù)字搶答器由主體電路與擴(kuò)展電路組成。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊(duì)的輸入信號(hào)在顯示器上輸出；用控制電路和主持人開(kāi)關(guān)啟動(dòng)報(bào)警電路，以上兩部分組成主體電路。通過(guò)定時(shí)電路和譯碼電路將秒脈沖產(chǎn)生的信號(hào)在顯示器上輸出實(shí)現(xiàn)計(jì)時(shí)功能，構(gòu)成擴(kuò)展電路。經(jīng)過(guò)布線、焊接、調(diào)試等工作后數(shù)字搶答器成形。關(guān)鍵字：開(kāi)關(guān)陣列電路；觸發(fā)鎖存電路；解鎖電路；編碼電路；顯示電路一，設(shè)計(jì)目的本設(shè)計(jì)是利用已學(xué)過(guò)的數(shù)電知識(shí)，設(shè)計(jì)的4人搶答器。（1）重溫自己已學(xué)過(guò)的數(shù)電知識(shí)；（2）掌握數(shù)字集成電路的設(shè)計(jì)方法和原理；（3）通過(guò)完成該設(shè)計(jì)任務(wù)掌握實(shí)際問(wèn)題的邏輯分析，學(xué)會(huì)對(duì)實(shí)際問(wèn)題進(jìn)行邏輯狀態(tài)分配、化簡(jiǎn)；（4）掌握數(shù)字電路各部分電路與總體電路的設(shè)計(jì)、調(diào)試、模擬仿真方法。二，整體設(shè)計(jì)（一）設(shè)計(jì)任務(wù)與要求：1.搶答器同時(shí)供4名選手或4個(gè)代表隊(duì)比賽，分別用4個(gè)按鈕S0 ~ S3表示。2.設(shè)置一個(gè)系統(tǒng)清除和搶答控制開(kāi)關(guān)S，該開(kāi)關(guān)由主持人控制。3.搶答器具有鎖存與顯示功能。即選手按動(dòng)按鈕，鎖存相應(yīng)的編號(hào)，并在LED數(shù)碼管上顯示，同時(shí)揚(yáng)聲器發(fā)出報(bào)警聲響提示。選手搶答實(shí)行優(yōu)先鎖存，優(yōu)先搶答選手的編號(hào)一直保持到主持人將系統(tǒng)清除為止。4.參賽選手在設(shè)定的時(shí)間內(nèi)進(jìn)行搶答，搶答有效，定時(shí)器停止工作，顯示器上顯示選手的編號(hào)和搶答的時(shí)間，并保持到主持人將系統(tǒng)清除為止。5.如果定時(shí)時(shí)間已到，無(wú)人搶答，本次搶答無(wú)效。（二）設(shè)計(jì)原理與參考電路搶答器的組成框圖搶答器的一般組成框圖如下圖所示。它主要由開(kāi)關(guān)陣列電路、觸發(fā)鎖存電路、解鎖電路、編碼電路和顯示電路等幾部分組成。
上傳時(shí)間： 2021-11-06
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上傳時(shí)間： 2021-11-08
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標(biāo)簽： fpga
上傳時(shí)間： 2021-11-15
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漏電感在開(kāi)關(guān)電源主回路中一定存在，尤其在變壓器、電感器等中都是不可避免的。過(guò)去在討論中一般把它略而不計(jì)，設(shè)計(jì)中更無(wú)從考慮。現(xiàn)在隨著開(kāi)關(guān)電源的單機(jī)容量和整機(jī)容量的日益提高，這個(gè)參數(shù)影響到開(kāi)關(guān)電源主要的參數(shù)，例如，40A/5V輸出的開(kāi)關(guān)電源，電壓損失竟達(dá)20%，還影響到開(kāi)關(guān)電源的重量和效率。因此，漏電感問(wèn)題討論、研究已擺到日程上了。加上脈沖電壓VS（t）到變壓器線圈就產(chǎn)生電流，沿著鐵心磁徑產(chǎn)生閉合的主磁通Φ(t)和部分路徑在鐵心附近的空氣中閉合的漏磁通Φσ（t）。Φ（t）和Φσ（t）將在線圈分別產(chǎn)生感應(yīng)電動(dòng)勢(shì)e（t）和eσ（t），兩者之和加上電阻壓降與外加電壓相平衡，遵從KVL方程。過(guò)去，一般書(shū)刊略去eσ（t）， KVL方程簡(jiǎn)化為Vs（t）=Δt 。
標(biāo)簽： 漏電 開(kāi)關(guān)電源
上傳時(shí)間： 2021-11-23
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