自香農先生于1948年開創(chuàng)信息論以來，經(jīng)過將近60年的發(fā)展，信道編碼技術已經(jīng)成為通信領域的一個重要分支，各種編碼技術層出不窮。目前廣泛研究的低密度奇偶校驗(LDCP)碼是由R.G.Gallager先生提出的一種具有逼近香農限性能的優(yōu)秀糾錯碼，并已在數(shù)字電視、無線通信、磁盤存儲等領域得到大量應用。 目前數(shù)字電視已經(jīng)成為最熱門的話題之一，用手機看北京奧運，已經(jīng)成為每一個中國人的夢想。最近兩年我國頒布了兩部與數(shù)字電視有關的通信標準，分別是數(shù)字電視地面?zhèn)鬏敇藴?DMB-TH)和移動多媒體(CMMB)即俗稱的手機電視標準。數(shù)字電視正與每個人走得越來越近，我國預期在2015年全面實現(xiàn)數(shù)字電視并停止模擬電視的播出。作為數(shù)字電視標準的核心技術之一的前向糾錯碼技術已經(jīng)成為眾多科研單位的研究熱點，相應的編解碼芯片更成為重中之重。在DMB-TH標準中用到了LDPC碼和BCH碼的級聯(lián)編碼方式，在CMMB標準中用到了LDPC碼和RS碼的級聯(lián)編碼方式，在DVB-S2標準中用到了LDPC碼和BCH碼的級聯(lián)編碼方式。 本論文以目前最重要的三個與數(shù)字電視相關的標準：數(shù)字電視地面?zhèn)鬏敇藴?DMB-TH)、手機電視標準(CMMB)以及數(shù)字衛(wèi)星電視廣播標準(DVB-S2)為切入點，深入研究它們的編碼方式，設計了這三個標準中的LDPC碼編碼器，并在FPGA上實現(xiàn)了前兩個標準的編碼芯片，實現(xiàn)了DMB-TH標準中0.4、0.6以及0.8三種碼率的復用。在研究CMMB標準中編碼器設計時，提出一種改進的LU分解算法，該分解方式適合任意的H矩陣，具有一定的廣泛性。測試結果表明，芯片邏輯功能完全正確，速度和資源消耗均達到了標準的要求，具有一定的商用價值。
上傳時間： 2013-07-07
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視頻監(jiān)控一直是人們關注的應用技術熱點之一，它以其直觀、方便、信息內容豐富而被廣泛用于在電視臺、銀行、商場等場合。在視頻圖像監(jiān)控系統(tǒng)中，經(jīng)常需要對多路視頻信號進行實時監(jiān)控，如果每一路視頻信號都占用一個監(jiān)視器屏幕，則會大大增加系統(tǒng)成本。視頻圖像畫面分割器主要功能是完成多路視頻信號合成一路在監(jiān)視器顯示，是視頻監(jiān)控系統(tǒng)的核心部分。 傳統(tǒng)的基于分立數(shù)字邏輯電路甚至DSP芯片設計的畫面分割器的體積較大且成本較高。為此，本文介紹了一種基于FPGA技術的視頻圖像畫面分割器的設計與實現(xiàn)。 本文對視頻圖像畫面分割技術進行了分析，完成了基于ITU-RBT.656視頻數(shù)據(jù)格式的畫面分割方法設計；系統(tǒng)采用Xilinx公司的FPGA作為核心控制器，設計了視頻圖像畫面分割器的硬件電路，該電路在FPGA中，將數(shù)字電路集成在一起，電路結構簡潔，具有較好的穩(wěn)定性和靈活性；在硬件電路平臺基礎上，以四路視頻圖像分割為例，完成了I2C總線接口模塊，異步FIFO模塊，有效視頻圖像數(shù)據(jù)提取模塊，圖像存儲控制模塊和圖像合成模塊的設計，首先，由攝像頭采集四路模擬視頻信號，經(jīng)視頻解碼芯片轉換為數(shù)字視頻圖像信號后送入異步FIFO緩沖。然后，根據(jù)畫面分割需要進行視頻圖像數(shù)據(jù)抽取，并將抽取的視頻圖像數(shù)據(jù)按照一定的規(guī)則存儲到圖像存儲器。最后，按照數(shù)字視頻圖像的數(shù)據(jù)格式，將四路視頻圖像合成一路編碼輸出，實現(xiàn)了四路視頻圖像分割的功能。從而驗證了電路設計和分割方法的正確性。 本文通過由FPGA實現(xiàn)多路視頻圖像的采集、存儲和合成等邏輯控制功能，I2C總線對兩片視頻解碼器進行動態(tài)配置等方法，實現(xiàn)四路視頻圖像的輪流采集、存儲和圖像的合成，提高了系統(tǒng)集成度，并可根據(jù)系統(tǒng)需要修改設計和進一步擴展功能，同時提高了系統(tǒng)的靈活性。
上傳時間： 2013-04-24
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H.264/AVC是國際電信聯(lián)盟與國際標準化組織/國際電工委員會聯(lián)合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現(xiàn)。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設計上的困難。 作者在全面學習H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎上，確定了并行編碼的CAVLC編碼器結構框圖，并總結出了影響CAVLC編碼器實現(xiàn)的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優(yōu)化設計，這些優(yōu)化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后，用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎。
上傳時間： 2013-06-22
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本文將高效數(shù)字調制方式QAM和軟件無線電技術相結合，在大規(guī)模可編程邏輯器件FPGA上對16QAM算法實現(xiàn)。在當今頻譜資源日趨緊缺的情況下有很大現(xiàn)實意義。 論文對16QAM軟件實現(xiàn)的基礎理論，帶通采樣理論、變速率數(shù)字信號處理相關抽取內插技術做了推導和分析；深入研究了軟件無線電核心技術數(shù)字下變頻原理和其實現(xiàn)結構；對CIC、半帶等高效數(shù)字濾波器原理結構和性能作了研究；16QAM調制和解調系統(tǒng)設計采用自項向下設計思想；采用硬件描述語言VerilogHDL在EDA工具QuartusII環(huán)境下實現(xiàn)代碼輸入；對系統(tǒng)調試采用了算法仿真和在系統(tǒng)實測調試相結合方法。 論文首先對16QAM調制解調算法進行系統(tǒng)級仿真，并對實現(xiàn)的各模塊的可行性仿真驗證，在此基礎上，完成了調制端16QAM信號的時鐘分頻模塊、串并轉換模塊、星座映射、8倍零值內插、低通濾波以及FPGA和AD9857接口等模塊；解調器主要完成帶通采樣、16倍CIC抽取濾波，升余弦滾降濾波，以及16QAM解碼等模塊，實現(xiàn)了16QAM調制器；給出了中頻信號時域測試波形和頻譜圖。本系統(tǒng)在200KHz帶寬下實現(xiàn)了512Kbps的高速數(shù)據(jù)數(shù)率傳輸。論文還對增強型數(shù)字鎖相環(huán)EPLL的實現(xiàn)結構進行了研究和性能分析。
上傳時間： 2013-07-10
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當今電子系統(tǒng)的設計是以大規(guī)模FPGA為物理載體的系統(tǒng)芯片的設計，基于FPGA的片上系統(tǒng)可稱為可編程片上系統(tǒng)(SOPC)。SOPC的設計是以知識產(chǎn)權核(IPCore)為基礎，以硬件描述語言為主要設計手段，借助以計算機為平臺的EDA工具進行的。 本文在介紹了FPGA與SOPC相關技術的基礎上，給出了SOPC技術開發(fā)調制解調器的方案。在分析設計軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發(fā)軟件進行SOPC(System On a Programmable Chip)設計流程后，依據(jù)調制解調算法提出了一種基于DSP Builder調制解調器的SOPC實現(xiàn)方案，模塊化的設計方法大大縮短了調制解調器的開發(fā)周期。 在SOPC技術開發(fā)調制解調器的過程中，用MATLAB/Simulink的圖形方式調用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進行系統(tǒng)建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統(tǒng)的煩瑣過程，將精力集中于算法的優(yōu)化上。 基于DSP Builder的開發(fā)功能，調制解調器電路中的低通濾波器可直接調用FIRIP Core，進一步提高了開發(fā)效率。 在進行編譯、仿真調試成功后，經(jīng)過QuartusⅡ將編譯生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調制解調器的SOPC系統(tǒng)實現(xiàn)方案。
上傳時間： 2013-06-24
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LED調光－DMX512燈光協(xié)義接收控制.對做LED的DMX調光很幫助的
上傳時間： 2013-04-24
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H.264作為新一代視頻編碼標準，相比上一代視頻編碼標準MPEG2，在相同畫質下，平均節(jié)約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構，實現(xiàn)靈活性極大，其規(guī)定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應用，因此。H.264的編碼器的設計可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析，并統(tǒng)計了整個軟件編碼中計算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內預測編碼的效率。在該算法下進行幀內預測時，為了得到一個宏塊的預測模式，需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度，本文改進了幀內預測模式選擇算法。實踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內編碼時間平均節(jié)約60﹪以上，對編碼的實時性有較大幫助。 為了實現(xiàn)實時編碼，考慮到FPGA的高效運算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實現(xiàn)。首先研究了H.264編碼器硬件實現(xiàn)架構，并對影響編碼速度，且具有硬件實現(xiàn)優(yōu)越性的幾個重要部分進行了算法研究和FPGA.實現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對這些模塊進行了綜合和時序仿真，并將驗證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進行了在線測試，驗證了該系統(tǒng)對輸入的殘差數(shù)據(jù)實時壓縮編碼的功能。 本文對H.264編碼器幀內預測模式選擇算法的改進，算法實現(xiàn)簡單，對軟件編碼的實時性有很大幫助。本文對在單片F(xiàn)PGA上實現(xiàn)H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設計有著積極的借鑒性。
上傳時間： 2013-06-13
上傳用戶：夜月十二橋
擴頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優(yōu)點。在近年來得到了迅速的發(fā)展。本論文主要討論和實現(xiàn)了基于FPGA的直接序列擴頻信號的解擴解調處理。論文對該直擴通信系統(tǒng)和FPGA設計方法進行了相關研究，最后用Altera公司的最新的FPGA開發(fā)平臺Quarus Ⅱ5.0實現(xiàn)了相關設計。 整個系統(tǒng)分為兩個部分，發(fā)送部分和接收部分。發(fā)送部分主要有串并轉換、差分卷積編碼、PN碼擴頻、QPSK調制、成型濾波等模塊。接收部分主要有前端抗干擾、數(shù)字下變頻、解擴解調等模塊。 論文首先介紹了擴頻通信系統(tǒng)的特點以及相關技術的國內外發(fā)展現(xiàn)狀，并介紹了本論文的研究思路和內容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結合實際需要，設計了一種零中頻DSSS解調解擴方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數(shù)字外差調制的自適應陷波器來進行前端窄帶干擾抑制處理，用基于自適應門限技術的滑動相關捕獲和分時復用單相關器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環(huán)來減少載波提取的算法復雜度，用改進型CORDIC算法實現(xiàn)NCO來方便的進行擴展。 接著，論文給出了系統(tǒng)總體設計和發(fā)送及接受子系統(tǒng)的各個功能模塊的實現(xiàn)分析以及在Quartus Ⅱ5.0上的實現(xiàn)細節(jié)，給出了仿真結果。 然后論文介紹了整個系統(tǒng)的硬件電路設計和它在真實系統(tǒng)中連機調試所得到的測試結果，結果表明該系統(tǒng)具有性能穩(wěn)定，靈活性好，生產(chǎn)調試容易，體積小，便于升級等特點并且達到課題各項指標的要求。 最后是對論文工作的一些總結和對今后工作的展望。
上傳時間： 2013-05-23
上傳用戶：磊子226
隨著科學技術的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統(tǒng)在工業(yè)生產(chǎn)、日常生活、警備與軍事方面的應用越來越廣泛。采用基于 FPGA 的SOPC技術、H．264壓縮編碼技術和網(wǎng)絡傳輸控制技術實現(xiàn)網(wǎng)絡視頻監(jiān)控系統(tǒng)，在穩(wěn)定性、功能、成本與擴展性等方面都有著突出的優(yōu)勢，具有重要的學術意義與實用意義， 本課題所設計的網(wǎng)絡視頻監(jiān)控系統(tǒng)由以Nios Ⅱ為核心的嵌入式圖像服務器、相關網(wǎng)絡設備與若干PC機客戶端組成。嵌入式圖像服務器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續(xù)監(jiān)聽網(wǎng)絡。PC機客戶端可通過網(wǎng)絡對服務器進行遠程訪問，接收編碼數(shù)據(jù)，使用H．264解碼算法重建圖像并實時顯示，使監(jiān)控人員有效地掌握現(xiàn)場情況， 在嵌入式圖像服務器設計階段，本文首先進行了芯片選型與開發(fā)平臺選擇。然后構建圖像采集子系統(tǒng)，采用雙緩存乒乓交換的方法設計圖像采集用戶自定義模塊。接著設計雙Nios Ⅱ架構的SOPC系統(tǒng)，闡述了雙軟核設計中定制連接、內存芯片共享、數(shù)據(jù)搬移、通信與互斥的解決方法。同時完成了網(wǎng)絡服務器的設計，采用μC/OS-Ⅱ進行多任務的管理與調度， H．264視頻壓縮編解碼算法設計與實現(xiàn)是本文的重點。文中首先分析H．264．標準，規(guī)劃編解碼器結構。接著設計了16×16幀內預測算法，并設計宏塊掃描方式，采用兩次判決策略進行預測模式選擇。然后設計4×4子塊掃描方式，編寫整數(shù)變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結合的方案，針對除拖尾系數(shù)之外的非零系數(shù)值編碼子算法，實現(xiàn)了一種基于表示范圍判別的編碼方法。最后設計了網(wǎng)絡傳輸?shù)拇a流組成格式，并針對編碼算法設計相應解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數(shù)下壓縮率與失真度的變化。 算法驗證完成后，本文進行了PC機客戶端設計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務器與若干客戶端接入網(wǎng)絡進行聯(lián)合調試，構建完整的網(wǎng)絡視頻監(jiān)控系統(tǒng)， 實驗結果表明，本系統(tǒng)視頻壓縮率高，監(jiān)控圖像質量良好，充分證明了系統(tǒng)軟硬件與圖像編解碼算法設計成功。本系統(tǒng)具有成本低、擴展性好及適用范圍廣等優(yōu)點，發(fā)展前景十分廣闊。
標簽： H264 FPGA 網(wǎng)絡視頻監(jiān)控
上傳時間： 2013-04-24
上傳用戶：wang0123456789
針對目前增量式光電編碼器辨向計數(shù)電路脈沖或抖動干擾抑制能力差的問題，提出了一種基于有限狀態(tài)機的編碼器接口電路設計方案，并給出了硬件實
上傳時間： 2013-05-21
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