高速電機由于轉速高、體積小、功率密度高，在渦輪發電機、渦輪增壓器、高速加工中心、飛輪儲能、電動工具、空氣壓縮機、分子泵等許多領域得到了廣泛的應用。永磁無刷直流電機由于效率高、氣隙大、轉子結構簡單，因此特別適合高速運行。高速永磁無刷直流電機是目前國內外研究的熱點，其主要問題在于：（1）轉子機械強度和轉子動力學；（2）轉子損耗和溫升。本文針對高速永磁無刷直流電機主要問題之一的轉子渦流損耗進行了深入分析。轉子渦流損耗是由定子電流的時間和空間諧波以及定子槽開口引起的氣隙磁導變化所產生的。首先通過優化定子結構、槽開口和氣隙長度的大小來降低電流空間諧波和氣隙磁導變化所產生的轉子渦流損耗；通過合理地增加繞組電感以及采用銅屏蔽環的方法來減小電流時間諧波引起的轉子渦流損耗。其次對轉子充磁方式和轉子動力學進行了分析。最后制作了高速永磁無刷直流電機樣機和控制系統，進行了空載和負載實驗研究。論文主要工作包括： 一、采用解析計算和有限元仿真的方法研究了不同的定子結構、槽開口大小、以及氣隙長度對高速永磁無刷直流電機轉子渦流損耗的影響。對于2極3槽集中繞組、2極6槽分布疊繞組和2極6槽集中繞組的三臺電機的定子結構進行了對比，利用傅里葉變換，得到了分布于定子槽開口處的等效電流片的空間諧波分量，然后采用計及轉子集膚深度和渦流磁場影響的解析模型計算了轉子渦流損耗，通過有限元仿真對解析計算結果加以驗證。結果表明：3槽集中繞組結構的電機中含有2次、4次等偶數次空間諧波分量，該諧波分量在轉子中產生大量的渦流損耗。采用有限元仿真的方法研究了槽開口和氣隙長度對轉子渦流損耗的影響，在空載和負載狀態下的研究結果均表明：隨著槽開口的增加或者氣隙長度的減小，轉子損耗隨之增加。因此從減小高速永磁無刷電機轉子渦流損耗的角度考慮，2極6槽的定子結構優于2極3槽結構。 二、高速永磁無刷直流電機額定運行時的電流波形中含有大量的時間諧波分量，其中5次和7次時間諧波分量合成的電樞磁場以6倍轉子角速度相對轉子旋轉，11次和13次時間諧波分量合成的電樞磁場以12倍轉子角速度相對轉子旋轉，這些諧波分量與轉子異步，在轉子保護環、永磁體和轉軸中產生大量的渦流損耗，是轉子渦流損耗的主要部分。首先研究了永磁體分塊對轉子渦流損耗的影響，分析表明：永磁體的分塊數和透入深度有關，對于本文設計的高速永磁無刷直流電機，當永磁體分塊數大于12時，永磁體分塊才能有效地減小永磁體中的渦流損耗；反之，永磁體分塊會使永磁體中的渦流損耗增加。為了提高轉子的機械強度，在永磁體表面通常包裹一層高強度的非磁性材料如鈦合金或者碳素纖維等。分析了不同電導率的包裹材料對轉子渦流損耗的影響。然后利用渦流磁場的屏蔽作用，在轉子保護環和永磁體之間增加一層電導率高的銅環。有限元分析表明：盡管銅環中會產生渦流損耗，但正是由于銅環良好的導電性，其產生的渦流磁場抵消了氣隙磁場的諧波分量，使永磁體、轉軸以及保護環中的損耗顯著下降，整體上降低了轉子渦流損耗。分析了不同的銅環厚度對轉子渦流損耗的影響，研究表明轉子各部分的渦流損耗隨著銅屏蔽環厚度的增加而減小，當銅環的厚度達到6次時間諧波的透入深度時，轉子損耗減小到最小。 三、對于給定的電機尺寸，設計了兩臺電感值不同的高速永磁無刷直流電機，通過研究表明：電感越大，電流變化越平緩，電流的諧波分量越低，轉子渦流損耗越小，因此通過合理地增加繞組電感能有效的降低轉子渦流損耗。 四、研究了高速永磁無刷直流電機的電磁設計和轉子動力學問題。對比分析了平行充磁和徑向充磁對高速永磁無刷直流電機性能的影響，結果表明：平行充磁優于徑向充磁。設計并制作了兩種不同結構的轉子：單端式軸承支撐結構和兩端式軸承支撐結構。對兩種結構進行了轉子動力學分析，實驗研究表明：由于轉子設計不合理，單端式軸承支撐結構的轉子轉速達到40，000rpm以上時，保護環和定子齒部發生了摩擦，破壞了轉子動平衡，導致電機運行失敗，而兩端式軸承支撐結構的轉子成功運行到100，000rpm以上。 五、最后制作了平行充磁的高速永磁無刷直流電機樣機和控制系統，進行了空載和負載實驗研究。對比研究了PWM電流調制和銅屏蔽環對轉子損耗的影響，研究表明：銅屏蔽環能有效的降低轉子渦流損耗，使轉子損耗減小到不加銅屏蔽環時的1/2；斬波控制會引入高頻電流諧波分量，使得轉子渦流損耗增加。通過計算繞組反電勢系數的方法，得到了不同控制方式下帶銅屏蔽環和不帶銅屏蔽環轉子永磁體溫度。采用簡化的暫態溫度場有限元模型分析了轉子溫升，有限元分析和實驗計算結果基本吻合，驗證了銅屏蔽環的有效性。
上傳時間： 2013-05-18
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在雷達信號偵察中運用寬帶數字接收技術是電子偵察的一個重要發展方向。數字信號處理由于其精度高、靈活性強、以及易于集成等特點而應用廣泛。電子系統數字化的最大障礙是寬帶高速A/D變換器的高速數據流與通用DSP處理能力的不匹配。而FPGA的廣泛應用，為解決上述矛盾提供了一種有效的方法。 本文利用FPGA技術，設計了具備高速信號處理能力的寬帶數字接收機平臺，并提出了數字接收機實現的可行性方法，以及對這些方法的驗證。具體來說就是如何利用單片的FPGA實現對雷達信號并行地實時檢測和參數估計。所做工作主要分為兩大部分： 1、適合于FPGA硬件實現的算法的確定及仿真：對A/D采樣信號采用自相關累加算法進行信號檢測，利用信號的相關性和噪聲的獨立性提高信噪比，通過給出檢測門限來估計信號的起止點。對于常規信號的頻率估計，采用Rife算法。通過Matlab仿真，表明上述算法在運算量和精度方面均有良好性能，適合用作FPGA硬件實現。 2、算法的FPGA硬件實現：針對原算法中極大消耗運算量的相關運算，考慮到FPGA并行處理的特點，將原算法修改為并行相關算法，并加入流水線，這樣處理極大地提高了系統的數據吞吐率。采用Xilinx公司的Virtex-4系列中的XC4VSX55芯片作為開發平臺完成設計，系統測試結果表明，本設計能正常工作，滿足系統設計要求。 文章的最后，結合系統設計給出幾種VHDL優化方法，主要圍繞系統的速度、結構和面積等問題展開討論。
上傳時間： 2013-06-25
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本文的研究內容是在激光測距項目基礎上進行的，分析了各種激光測距方法的利弊，最終選用脈沖激光測距的實現方式，并且對脈沖激光測距系統做了深入研究。 本文設計了以FPGA為核心的信號處理模塊，實現了對激光信號的編碼和譯碼、對激光發射控制時鐘的分頻、和內部PLL倍頻實現內部高頻計時時鐘等，提高了系統的精度和穩定性。使用并行脈沖計數法，提高了計時精度，分析了可能產生誤差的原因，并且對結果做了相應的修正，減小了激光測距系統的誤差。并且制定了四種工作模式，可以根據不同的實際環境選擇相應的測距模式，以達到最好的測量效果。 在接收方面突破以往普通的被動接收方式，提出了利用窗函數接收回波的主動接收方式，結合窄帶濾光片的濾光效果，提高了系統的抗干擾性能。從課題要求出發，本激光測距系統實現了體積小、功耗低的特點，測量距離相對較近(0.5-50米)，屬于近距測量系統。
上傳時間： 2013-04-24
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觸發器是時序邏輯電路的基本構成單元，按功能不同可分為 RS 觸發器、 JK 觸發器、 D 觸發器及 T 觸發器四種，其功能的描述可以使用功能真值表、激勵表、狀態圖及特性方程。只要增加門電路便可以實現不同功能觸發器的相互轉換，例如要將 D 觸發器轉換為 JK 觸發器，轉換的關鍵是推導出 D 觸發器的輸入端 D 與 JK 觸發器的輸入端J 、 K 及狀態輸出端 Qn 的邏輯表達式，然后用門電路去實現該邏輯表達式。具體的設計方法有公式法和圖表法兩種。
上傳時間： 2014-12-23
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本文的目的在于，介紹如何計算具有狹窄氣隙的圓形轉子電機中的繞組感應。我們僅處理理想化的氣隙磁場，不考慮槽、外部周邊或傾斜電抗。但我們將考察繞組磁動勢（MMF）的空間諧頻。 在圖1中，給出了12槽定子的軸截面示意圖。實際上，所顯示的是薄鋼片的形狀，或用于構成磁路的層片。鐵芯由薄片構成，以控制渦流電流損耗。厚度將根據工作頻率而變，在60Hz的電機中（大體積電機，工業用）層片的厚度典型為.014”（.355毫米）。它們堆疊在一起，以構成具有恰當長度的磁路。繞組位于該結構的槽內。 在圖1中，給出了帶有齒結構的梯形槽，在大部分長度方向上具有近乎均勻的截面，靠近氣隙處較寬。齒端與相對狹窄的槽凹陷區域結合在一起，通過改善氣隙場的均勻性、增加氣隙磁導、將繞組保持在槽中，有助于控制很多電機轉子中的寄生損耗。請注意，對于具有名為“形式纏繞”線圈的大型電機，它具有直邊矩形槽，以及非均勻截面齒。下面的介紹針對兩類電機。
上傳時間： 2013-10-13
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摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
上傳用戶：xg262122
在PADS中鍋仔片的制作方法
標簽： PADS
上傳時間： 2013-11-18
上傳用戶：michael20
在汽車、工業和電信行業的設計師當中，使用高功率升壓型轉換器的現像正變得越來越普遍。當需要 300W 或更高的功率時，必須在功率器件中實現高效率 (低功率損耗)，以免除增設龐大散熱器和采用強迫通風冷卻的需要
上傳時間： 2014-12-01
上傳用戶：lhc9102
隨著時代的進步和發展，單片機技術已經普及到我們生活，工作，科研，各個領域，已經成為一種比較成熟的技術,本文將介紹一種基于單片機控制的數字溫度計，本溫度計屬于多功能溫度計，可以設置上下報警溫度，當溫度不在設置范圍內時，可以報警。 本資料含有智能溫度報警系統的電路圖以及源程序，有需要的可以下載。
標簽： 智能溫度報警系統
上傳時間： 2013-10-09
上傳用戶：windypsm
作為嵌入式系統主控單元——單片機，其軟件往往是一個微觀的實時操作系統，且大部分是為某種應用而專門設計的。系統程序有實時過程控制或實時信息處理的能力，要求能夠及時響應隨機發生的外部事件并對該事件做出快速處理。而分時操作系統卻是把CPU的時間劃分成長短基本相同的時間區間，即“時間片”，通過操作系統的管理，把這些時間片依次輪流地分配給各個用戶使用。如果某個作業在時間片結束之前，整個任務還沒有完成，那么該作業就被暫停下來，放棄CPU，等待下一輪循環再繼續做。此時CPU又分配給另一個作業去使用。由于計算機的處理速度很快，只要時間片的間隔取得適當，那么一個用戶作業從用完分配給它的一個時間片到獲得下一個CPU時間片，中間有所“停頓”；但用戶察覺不出來，好像整個系統全由它“獨占”似的。分時操作系統主要具有以下3個特點：① 多路性。用戶通過各自的終端，可以同時使用一個系統。② 及時性。用戶提出的各種要求，能在較短或可容忍的時間內得到響應和處理。③ 獨占性。在分時系統中，雖然允許多個用戶同時使用一個CPU，但用戶之間操作獨立，互不干涉。分時操作系統主要是針對小型機以上的計算機提出的。一般而言，微處理器（MPU）驅動的通用計算機，系統設計人員對每一臺的最終具體應用都是不得而知的，因此，在價格允許的情況下，硬件設計務求CPU時鐘盡可能的快；計算及管理能力盡可能的強；程序和數據存儲器的容量盡可能的大；各種計算機外設的配接盡可能的詳盡等等，特別是采用分時操作系統的機器，因為是一機多用戶的管理系統，它的要求就更高了。相對而言，微控制器（MCU）俗稱單片機，是一個單片集成系統，它將這些或那些計算機所需的外設，諸如程序和數據存儲器、端口以及有關的子系統集成到一片芯片上。從硬件上，單片機系統與采用分時操作系統的計算機系統是無法比擬的。但是，在單片機系統的設計中，設計人員對其最終具體應用是一清二楚的，它的使用環境相對是單一固定的。所控制的過程的可預見性為分時系統思想的實現提供了可能性。具體一點就是：雖然單片機的CPU速度較低，但其任務是可預見的，這樣作業調度將變得簡單而無須占用很多的CPU時間，同時“時間片”的設計是具體而有針對性的，因此可變得很有效。一、單片機分時系統的設計單片機系統往往是一個嵌入式的控制系統，因此目前絕大部分的單片機系統還是一實時系統。能夠真正體現分時系統的設計思想的往往是那些多路重復檢測控制系統。即便是在這些多路重復檢測控制系統中，它的實時性也是非常重要的。也就是說，在單片機系統中應用了分時系統設計思想，但其及時性應首先進行考慮。
上傳時間： 2013-12-23
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