減1計數(shù)器 一、設計要求 用Verilog HDL語言設計一個計數(shù)器。 要求計數(shù)器具有異步置位/復位功能，可以進行自增和自減計數(shù)，其計數(shù)周期為2^N（N為二進制位數(shù)）。 二、設計原理 輸入/輸出說明： d：異步置數(shù)數(shù)據(jù)輸入； q：當前計數(shù)器數(shù)據(jù)輸出； clock：時鐘脈沖； count_en：計數(shù)器計數(shù)使能控制（1：計數(shù)/0：停止計數(shù)）； updown：計數(shù)器進行自加/自減運算控制（1：自加/0：自減）； load_d
標簽：
Verilog
計數(shù)器
HDL
減
上傳時間：
2015-03-28
上傳用戶：zycidjl
