近幾年來，OFDM(Orthogonal Frequency Division Multiplexing)技術引起了人們的廣泛注意，根據這項新技術，很多相關協議被提出來。其中WiMax(Wireless MetropolitanArea Networks)代表空中接口滿足IEEE 802.16標準的寬帶無線通信系統，IEEE標準在2004年定義了空中接口的物理層(PHY)，即802.16d協議。該協議規定數據傳輸采用突發模式，調制方式采用OFDM技術，傳輸速率較高且實現方便、成本低廉，已經成為首先推廣應用的商業化標準。 本文主要對IEEE802.16d OFDM系統物理層進行研究，并在XILINX公司的Virtexpro II芯片上實現了基帶算法。 首先討論了OFDM基本原理及其關鍵技術。根據IEEE802.16d OFDM系統的物理層發送端流程搭建了基帶仿真鏈路，利用MATLAB/SIMULINK仿真了OFDM系統在有無循環前綴(CP)、多徑數目不同等情況下的性能變化。由于同步算法和信道估計算法計算量都很大，為了找到適合采用FPGA實現的算法，分析了同步誤差和不同信道估計算法對接收信號的影響，并結合計算量的大小提出了一種新的聯合同步算法，以及得出了LS信道估計算法最適合802.16d系統的結論。 其次，完成了基帶發射機和接收機的FPGA硬件電路實現。為了使系統的時鐘頻率更高，采用了流水線的結構。設計中采用編寫Verilog程序和使用IP核相結合的辦法，實現了新的聯合同步算法，并且通過簡化結構，避免了信道估計算法中的繁瑣除法。利用ISE9. 2i和Modelsim6.Oc軟件平臺對程序進行設計、綜合和仿真，并將仿真結果和MATLAB軟件計算結果相對比。結果表明，采用16位數據總線可達到理想的精度。 最后，采用串口通信的方式對基帶系統進行了驗證。通過串口通信從功能上表明該系統確實可行。 關鍵詞：IEEE802. 16d； OFDM； 同步；信道估計；基帶系統
上傳時間： 2013-07-31
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現代的計算機追求的是更快的速度、更高的數據完整性和靈活性。無論從物理性能，還是從電氣性能來看，現今的并行總線都已出現了某些局限，無法提供更高的數據傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數據傳輸等特點，得到各行業越來越多的支持。 目前市場上的SATA IP CORE都是面向IC設計的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實現SATAⅡ協議，對SATA技術的推廣、國內邏輯IP核的發展都有一定的意義。 本文將SATAⅡ協議的FPGA實現劃分成物理層、鏈路層、傳輸層和應用層四個模塊。提出了物理層串行收/發器設計以及物理鏈路初始化方案。分析了鏈路層模塊結構，給出了作為SATAⅡ鏈路層核心的狀態機的設計。為滿足SATAⅡ協議3．0Gbps的速率，采用擴大數據處理位寬的方法，設計完成了鏈路層的16b/20b編碼模塊，同時為提高數據傳輸可靠性和信號的穩定性，分別實現了鏈路層CRC校驗模塊和并行擾碼模塊。在描述協議傳輸層的模塊結構的基礎上，給出了作為傳輸層核心的狀態機的設計，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協議狀態機的設計，并實現了SATAⅡ新增功能NCQ技術，從而使得數據傳輸更加有效。最后為使本設計應用更加廣泛，設計了基于AHB總線的用戶接口。 本設計采用Verilog HDL語言對需要實現的電路進行描述，并使用Modelsim軟件仿真。仿真結果表明，本文設計的邏輯電路可靠穩定，與SATAⅡ協議定義功能一致。
上傳時間： 2013-06-16
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無線傳感器網絡（Wireless Sensor Networks，WSN）是由大量傳感器節點組成，這些節點部署在監測區域內通過無線通信方式，形成的一個多跳自組織的網絡。整個網絡的作用是協作地感知、采集和處理網絡覆蓋區域中監測對象的信息，并發送給觀察者，可廣泛應用于環境監測、醫療護理、軍事、商業等多個領域。 媒體訪問控制（Medium Access Control，MAC）協議處于無線傳感器網絡協議的物理層和路由層之間，用于在傳感器節點間公平有效地共享通信媒介，對傳感器網絡的性能有較大影響。與傳統無線網絡不同，提高能量效率和可擴展性是無線傳感器網絡MAC協議設計的主要目標。 本文主要闡述基于FPGA對IEEE802．15．4 MAC層功能的實現。首先介紹了無線傳感器網絡的體系結構、MAC協議的設計要求以及已有的MAC層協議，討論了無線傳感器網絡MAC層的主要要求和功能。然后詳細介紹和分析了IEEE802．15．4的MAC協議，并在此基礎上，通過NS2平臺對MAC層協議進行了仿真，研究不同網絡負荷下信道訪問機制的各個參數對吞吐量，丟包率，傳輸延時的影響，分析了隱蔽站問題、確認幀機制。 本文對MAC層中的主要功能，諸如數據收發、幀處理、信道接入方式以及幀檢驗等提出了基于FPGA的硬件解決方法。設計選用硬件描述語言VerilogHDL，在QuartusⅡ中完成模塊的綜合和布局布線，在QuartusⅡ和Modelsim中進行時序仿真驗證，最終下載到自主設計Altera公司的Cyclone開發板中。 對設計的驗證采取的是由里及外的方式，先對系統主模塊的功能進行驗證，然后下載到與CC2430開發板相連接的FPGA中對設計進行驗證測試。驗證流程是功能仿真、時序仿真和板級調試，最終通過測試，驗證了該設計的功能。測試結果表明，該模塊能滿足無線傳感器網絡低速率應用環境的需要，具有優良的擴展性能，達到了預期的設計目標。
上傳時間： 2013-06-14
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SATA接口是新一代的硬盤串行接口標準，和以往的并行硬盤接口比較它具有支持熱插拔、傳輸速率快、執行效率高的明顯優勢。SATA2．0是SATA的第二代標準，它規定在數據線上使用LVDS NRZ串行數據流傳輸數據，速率可達3Gb/s。另外，SATA2．0還具有支持NCQ（本地命令隊列）、端口復用器、交錯啟動等一系列技術特征。正是由于以上的種種技術優點，SATA硬盤業已被廣泛的使用于各種企業級和個人用戶。 硬盤作為主要的信息載體之一，其信息安全問題尤其引起人們的關注。由于在加密時需要實時處理大量的數據，所以對硬盤數據的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤加密和SATA接口結合起來進行設計和研究，完成基于SATA2．0接口的加解密芯片系統設計具有重要的使用價值和研究價值。 本論文首先介紹了SATA2．0的總線協議，其協議體系結構包括物理層、鏈路層、傳輸層和命令層，并對系統設計中各個層次中涉及的關鍵問題進行了闡述。其次，本論文對ATA協議和命令進行了詳細的解釋和分析，并針對設計中涉及的命令和對其做出的修改進行了說明。接著，本論文對SATA2．0加解密控制芯片的系統設計進行了講解，包括硬件平臺搭建和器件選型、模塊和功能劃分、系統工作原理等，剖析了系統設計中的難點問題并給出解決問題的方法。然后，對系統數據通路的各個模塊的設計和實現進行詳盡的闡述，并給出各個模塊的驗證結果。最后，本文簡要的介紹了驗證平臺搭建和測試環境、測試方法等問題，并分析測試結果。 本SATA2．0硬盤加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進行測試，目前工作正常，性能良好，已經達到項目性能指標要求。本論文在SATA加解密控制芯片設計與實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。
上傳時間： 2013-04-24
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并行總線PATA從設計至今已快20年歷史，如今它的缺陷已經嚴重阻礙了系統性能的進一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點對點方式進行數據傳輸，內置數據/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領域廣泛應用，但國內尚無獨立研發的面向FPGA的SATAIP CORE，在這樣的條件下設計面向FPGA應用的SATA IP CORE具有重要的意義。 本論文對協議進行了詳細的分析，建立了SATA IP CORE的層次結構，將設備端SATA IP CORE劃分成應用層、傳輸層、鏈路層和物理層；介紹了實現該IPCORE所選擇的開發工具、開發語言和所選用的芯片；在此基礎上著重闡述協議IP CORE的設計，并對各個部分的設計予以分別闡述，并編碼實現；最后進行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現了1.5Gbps的串行傳輸鏈路；設計滿足協議需求、適合FPGA設計的并行結構，實現了多狀態機的協同工作：在高速設計中，使用了流水線方法進行并行設計，以提高速度，考慮到系統不同部分復雜度的不同，設計采用部分流水線結構；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進行片上調試與測試，使得調試工作方便快捷、測試數據準確；嚴格按照SATA1.0a協議實現了SATA設備端IP CORE的設計。 最終測試數據表明，本論文設計的基于FPGA的SATA IP CORE滿足協議需求。設計中的SATA IP CORE具有使用方便、集成度高、成本低等優點，在固態電子硬盤SSD(Solid-State Disk)開發中應用本設計，將使開發變得方便快捷，更能夠適應市場需求。
上傳時間： 2013-06-21
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近年來，語音識別研究大部分集中在算法設計和改進等方面，而隨著半導體技術的高速發展，集成電路規模的不斷增大與各種研發技術水平的不斷提高，新的硬件平臺的推出，語音識別實現平臺有了更多的選擇。語音識別技術在與DSP、FPGA、ASIC等器件為平臺的嵌入式系統結合后，逐漸向實用化、小型化方向發展。 本課題通過對現有各種語音特征參數與孤立詞語音識別模型進行研究的基礎上，重點探索基于動態時間規整算法的DTW模型在孤立詞語音識別領域的應用，并結合基于FPGA的SOPC系統，在嵌入式平臺上實現具有較好精度與速度的孤立詞語音識別系統。 本系統整體設計基于DE2開發平臺,采用基于Nios II的SOPC技術。采用這種解決方案的優點是實現了片上系統，減少了系統的物理體積和總體功耗；同時系統控制核心都在FPGA內部實現，可以極為方便地更新和升級系統，大大地提高了系統的通用性和可維護性。 此外，由于本系統需要大量的高速數據運算，在設計中作者充分利用了Cyclone II芯片的豐富的硬件乘法器，實現了語音信號的端點檢測模塊，FFT快速傅立葉變換模塊，DCT離散余弦變換模塊等硬件設計模塊。為了提高系統的整體性能，作者充分利用了FPGA的高速并行的優勢，以及配套開發環境中的Avalon總線自定義硬件外設，使系統處理數字信號的能力大大提高，其性能優于傳統的微控制器和普通DSP芯片。 本論文主要包含了以下幾個方面： （1）結合ALTERA CYCLONE II芯片的特點，確定了基于FPGA語音識別系統的總體設計，在此基礎上進行了系統的軟硬件的選擇和設計。 （2）自主設計了純硬件描述語言的驅動電路設計，完成了高速語音采集的工作，并且對存儲數據芯片SRAM中的原始語音數據進行提取導入MATLAB平臺測試數據的正確性。整個程序測試的方式對系統的模塊測試起到重要的作用。 （3）完成高速定點256點的FFT模塊的設計，此模塊是系統成敗的關鍵，實現高速實時的運算。 （4）結合SOPC的特性，設計了人機友好接口，如LCD顯示屏的提示反饋信息等等，以及利用ALTERA提供的一些驅動接口設計完成用戶定制的系統。 （5）進行了整體系統測試，系統可以較穩定地實現實時處理的目的，具有一定的市場潛在價值。
上傳時間： 2013-05-23
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DDR2 SDRAM是目前內存市場上的主流內存。除了通用計算機系統外，大量的嵌入式系統也紛紛采用DDR2內存，越來越多的SoC系統芯片中會集成有DDR2接口模塊。因此，設計一款匹配DDR2的內存控制器將會具有良好的應用前景。 論文在研究了DDR2的JEDEC標準的基礎上，設計出DDR2控制器的整體架構，采用自項向下的設計方法和模塊化的思想，將DDR2控制器劃分為若干模塊，并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執行模塊和數據通道模塊的RTL級設計。根據在設計中遇到的問題，對DDR2控制器的整體架構進行改進與完善。在分析了Altera數字PHY的基本性能的基礎上，設計DDR2控制器與數字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗證平臺，針對設計的具體功能進行仿真驗證，并實現在Altera Stratix II GX90開發板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。 論文設計的DDR2控制器的主要特點是： 1.支持數字PHY電路，不需要實際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口，節約了設計成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來，簡化了具體操作。 3.支持多個DDR2存儲芯片，使得DDR2控制器的應用范圍更為廣闊。 4.支持DDR2的三項新技術，充分發揮DDR2內存的特性。 5.自動DDR2刷新控制，方便用戶對DDR2內存的控制。
上傳時間： 2013-06-10
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同步是移動通信領域中的關鍵技術，是保障通信初始和進行的必要過程，對系統的性能影響重大。縱觀移動通信系統的發展史，同步技術自始至終都是人們研究的熱點。 @@ WCDMA作為第三代移動通信無線接口標準之一，已經在全世界范圍內得到了商用。小區搜索是WCDMA的重要物理層過程，是實現下行移動臺和基站間同步的重要手段。 @@ 作為ASIC領域的一種半定制電路，現場可編程門陣列（FPGA）既解決了全定制電路不能修改的不足，又解決了原有可編程器件容量有限的問題。FPGA以其強大的現場可編程能力和開發速度優勢，逐漸成為ASIC電路中設計周期最短、開發費用最低、風險最小的器件之一。 @@ 因此，研究WCDMA同步算法及其在FPGA中的實現與驗證是具有理論和現實意義的。本文首先介紹了WCDMA物理層基礎，接著詳細討論了WCDMA主同步、輔同步和導頻同步的原理，介紹了前兩步同步的改進型算法和證明，并和傳統相關算法在資源和實現復雜度方面進行了比較，給出了下行同步的浮點仿真結果和分析。之后，深入討論了下行同步的FPGA （V4-SX-35）實現方案、運算流程和模塊間的接口設計。最后，介紹了下行同步的FPGA驗證方法。 @@ 本文較為深入的討論了WCDMA下行同步的算法和FPGA實現方案，給出了理論分析和仿真、實驗結果。并在低復雜度和資源開銷條件下，完成了FPGA的硬件設計和片上測試，達到了系統的性能指標。 @@關鍵詞：WCDMA；同步；小區搜索；FPGA
上傳時間： 2013-04-24
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隨著以太網技術的不斷發展，網絡的傳輸速度已經由最初的10M發展到現在的10,000M。用可編程邏輯器件(FPGA)實現以太網控制器與其它SOC系統的互連成為當前的研究熱點。本文闡述了MAC層的FPGA設計、仿真及測試；介紹了整個系統的內部結構、模塊劃分，并對各個模塊的設計過程進行了詳細闡述，接著介紹了開發環境和驗證工具，同時給出測試方案、驗證數據、實現結果及時序仿真波形圖。 對MAC層的主要功能模塊如:發送模塊、接收模塊、MAC流程控制模塊、寄存器模塊、MⅡ接口模塊和主機接口模塊以及CRC，CSMA/CD，HASH表等算法給出了基于FPGA及硬件描述語言的解決方法。 本課題針對以下三個方面進行了研究并取得一定的成果: 1)FPGA開發平臺的硬件實現。選用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作為測試的核心器件，采用LXT971芯片作為物理層芯片，AT91RM9200作為數據輸入源和雙blockram作為幀緩存搭建FPGA硬件驗證開發平臺。 2)基于FPGA實現以太網控制器。用VerilogHDL語言構建以太網控制器，實現CSMA/CD協議、10M/100M自適應以及與物理層MⅡ接口等。 3)采用片上系統通用的WS接口。目的是便于與具有通用接口的片上系統互連，也為構建SOC上處理器提供條件。 本論文實現了一個基于WS總線接口可裁減的以太網MAC控制器IP軟核，為設計具有自主知識產權的以太網MAC控制器積累了經驗。同時，為與其它WS接口的控制器實現直接互連創造了條件，對高層次設計這一先進ASIC設計方法也有了較為深入的認識。
上傳時間： 2013-07-17
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寬帶無線通信的持續高速的需求增長刺激了新的通信技術的不斷產生，而這些技術的發展，很大程度上都來自于不同技術的互相補充與融合，這也成為新標準的源泉。正交頻分復用(OFDM)技術在提供高效的頻譜利用率以及良好的抗多徑性能的同時，通過多輸入輸出(MIMO)技術來進一步增加信道容量，在不增加信號帶寬的基礎上取得更高的傳輸速率和更好的傳輸質量。因此MIMO-OFDM技術近年來在成為研究熱點的同時，已被認為是下一帶移動通信和網絡接入標準中的核心技術。 本文主要對MIMO-OFDM系統物理層的關鍵技術進行了研究，并主要對系統的同步和信道估計算法進行了深入的分析，并提出了一些改進。最后進行了MIMO-OFDM基帶系統基于FPGA的物理層設計，對其中一些關鍵模塊的設計，比如信道估計和空時譯碼模塊進行了詳細的討論。 第一章緒論部分首先結合寬帶無線通信技術發展的歷史就MIMO-OFDM技術產生發展的背景進行了分析，指出了MIMO-OFDM研究與發展方向，最后總結了本文的工作目標和基本要求。 第二章主要是推導分析了MIMO-OFDM系統的基本原理，先分別從OFDM技術和MIMO技術兩方面概括性的介紹了其理論以及技術特點，最后對MIMO與OFDM結合的關鍵技術進行了討論。 第三章是對MIMO-OFDM同步算法的研究，主要針對基于訓練序列的同步算法進行了深入討論，關注點是訓練序列的設計。針對原有的一些算法進行了總結與比較，并主要對基于頻域設計的訓練序列符號同步算法做出了改進。 第四章首先從基于導頻的信道估計算法推導開始，關注點放在MIMO-OFDM系統下的自適應信道估計算法研究。文章將原有的一些OFDM自適應信道估計算法擴展到MIMO領域，結合基于共軛梯度的自適應算法并做出了一些改進。 第五章節是本文的硬件設計部分，文章基于一個2發2收MIMO-OFDM系統進行了基帶數字處理部分的FPGA設計工作，根據設計要求實現了發送端和接收端數據處理的基本功能，為完善的和更高性能的MIMO-OFDM系統實現奠定了基礎。
上傳時間： 2013-06-26
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