每條數據庫記錄包括城市名（任意長的字符串）和城市的坐標（用整數x和y表示）。你的數據庫應該允許插入記錄、按照名字或者坐標刪除或檢索記錄，還應該支持在指定點給定距離內所有記錄的打印。
上傳時間： 2014-01-01
上傳用戶：songyue1991
Delphi 取IE歷史記錄列表的兩個例子程序
上傳時間： 2014-11-09
上傳用戶：aa54
鄰域算子改進的pso ，matlab程序
標簽： pso
上傳時間： 2017-08-31
上傳用戶：playboys0
求取一個數列平均直的程序,運行環境為DOS,編譯環境ASM
上傳時間： 2014-01-12
上傳用戶：亞亞娟娟123
智能天線算發中的最小均方誤差算法，運行后可以直接出結果
上傳時間： 2013-11-25
上傳用戶：王小奇
基于GFO和標記點分水嶺算法的醫學圖像分割 利用基于廣義模糊算子 GFO 的邊緣檢測算法來改進標記點分水嶺分割 很有用！！
上傳時間： 2017-09-09
上傳用戶：lizhizheng88
從KIMO股價網頁抓取即時股價的程式範例
上傳時間： 2014-01-17
上傳用戶：heart520beat
三相電壓不平衡度是衡量電網電能質量的一個重要指標。在三相系統中，引起電壓不平衡的主要原因是發電機的輸出電壓不平衡和負載不平衡兩方面，電壓不平衡比較嚴重時，會給系統帶來諸多危害。近年來，STATCOM因其動態響應速度快，電流諧波含量小，裝置體積小等優點，在電壓不平衡補償中的應用越來越廣。 首先本文研究了基于IGCT的STATCOM主電路。為了獲得更高的輸出電壓，通常需要將IGCT串聯使用。然而在器件串聯使用時，由于其特性的差異會產生暫態電壓分配不均衡，導致個別器件上產生過電壓而威脅器件的安全，嚴重時會燒毀器件。因此需要采用均壓電路來保證串聯結構中電壓的平均分配。本文重點對IGCT串聯均壓電路和緩沖電路進行了設計，在分析串聯均壓電路的同時，計算了吸收電容和吸收電阻的取值范圍。而后，對緩沖電路進行了Pspice仿真，通過仿真驗證了均壓電路的工作效果。結果表明，吸收電容和吸收電阻的取值合適，能夠對IGCT的串聯運行起到很好的保護作用。本文還對100Kvar/660VSTATCOM的主電路進行了參數設計，對IGCT的型號和各主要元件進行了選擇。 本文重點研究了不平衡系統中STATCOM的控制策略。建立了基于IGCT的STATCOM的數學模型；根據STATCOM的電流暫態模型，對電流電壓進行序分解，并做D—Q坐標變換，建立STATCOM在靜止坐標系下的正、負序數學模型。基于建立的負序模型，研究STATCOM在不平衡情況下的控制策略，本文采用無差拍控制方法；根據實際補償時遇到的問題：收斂速度慢、依賴固定的負載模型、魯棒性差等，對無差拍控制方法進行了優化設計。該優化方法在傳統無差拍的基礎上引入了參考電流觀測器和狀態觀測器；文中具體設計了這個改進無差拍控制器和其相關電路。經分析與仿真驗證了本文提出的優化控制方法，將該方法應用于STATCOM不平衡補償器，取得了良好的不平衡補償性能、快速的動態響應和良好的魯棒性。
上傳時間： 2013-06-05
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本文以研究嵌入式微處理器為主，自主地設計了能夠運行MCS-51系列單片機指令的MCU系統。系統采用了VHDL 語言與原理框圖的綜合設計方法，并且在Altera公司的FPGA上通過驗證。論文深入地研究了微處理器的指令系統和數據地址通路，采用VHDL 語言完成了取指單元，指令譯碼器單元，存儲器單元和邏輯運算單元的電路模塊的設計與實現；研究了控制單元的實現方法和基于全局狀態機的設計理論，采用硬件描述語言完成了對各個控制線的相關設計與實現。論文通過原理示意圖和示例代碼的演示，著重介紹了指令譯碼器的實現方式，基于此種方式形成的譯碼電路還能夠實現更為復雜的CISC指令。 本系統采用分模塊的設計方式，把具有相同功能的邏輯電路集中到一個框圖里，使得系統的可移植性大大地提高。系統還采用層次框圖的設計方式，把明顯地具有主從關系的電路放在不同的層次里，這也使得系統模塊功能的可擴展性大大地增強。內部邏輯共分為數據存儲器模塊；程序存儲器模塊；時序控制模塊；特殊功能寄存器模塊和Core核心模塊這五個部分，文中對各個模塊的設計作了詳細的介紹。本文在最后對已實現的部分典型指令進行了邏輯仿真測試，測試結果表明，本文所設計的MCU系統能夠如預期地執行相應的指令。在指令執行的過程中，相應寄存器和總線上的值也均符合設計要求，實現了設計目標。
上傳時間： 2013-05-20
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作為嵌入式系統核心的微處理器，是SOC不可或缺的“心臟”，微處理器的性能直接影響著整個SOC的性能。 與國際先進技術相比，我國在這一領域的研究和開發工作還相當落后，這直接影響到我國信息產業的發展。本著趕超國外先進技術，填補我國在該領域的空白以擺脫受制于國外的目的，我國很多科研單位和公司進行了自己的努力和嘗試。經過幾年的探索，已經有多種自主知識產權的處理器芯片完成了設計驗證并逐漸進入市場化階段。我國已結束無“芯”的歷史，并向設計出更高性能處理器的目標邁進。 艾科創新微電子公司的VEGA處理器，是公司憑借自己的技術力量和科研水平設計出的一款64位高性能RSIC微處理器。該處理器基于MIPSISA構架，采用五級流水線的設計，并且使用了高性能處理器所廣泛采用的虛擬內存管理技術。設計過程中采用自上而下的方法，根據其功能將其劃分為取指、譯碼、算術邏輯運算、內存管理、流水線控制和cache控制等幾個功能塊，使得我們在設計中能夠按照其功能和時序要求進行。 本文的首先介紹了MIPS微處理器的特點，通過對MIPS指令集和其五級流水線結構的介紹使得對VEGA的設計有了一個直觀的認識。在此基礎上提出了VEGA的結構劃分以及主要模塊的功能。作為采用虛擬內存管理技術的處理器，文章的主要部分介紹了VEGA的虛擬內存管理技術，將VEGA的內存管理單元(MMU)尤其是內部兩個翻譯后援緩沖(TLB)的設計作為重點給出了流水線處理器設計的方法。結束總體設計并完成仿真后，并不能代表設計的正確性，它還需要我們在實際的硬件平臺上進行驗證。作為論文的又一重點內容，介紹了我們在VEGA驗證過程中使用到的FPGA的主要配置單元，FPGA的設計流程。VEGA的FPGA平臺是一完整的計算機系統，我們利用在線調試軟件XilinxChipscope對其進行了在線調試，修正其錯誤。 經過模塊設計到最后的FPGA驗證，VEGA完成了其邏輯設計，經過綜合和布局布線等后端流程，VEGA采用0.18工藝流片后達到120MHz的工作頻率，可在其平臺上運行Windows-CE和Linux嵌入式操作系統，達到了預計的設計要求。
上傳時間： 2013-07-07
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