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現代傳感器

  • 基于ARM控制的新型零電壓零電流全橋DCDC變換器的研制

    軟開關技術是電力電子裝置向高頻化、高功率密度化發展的關鍵技術,已成為現代電力電子技術研究的熱點之一。微處理器的出現促進了電力電子變換器的控制技術從傳統的模擬控制轉向數字控制,數字控制技術可使控制電路大為簡化,并能提高系統的抗干擾能力、控制靈活性、通用性以及智能化程度。本文提出了一種利用耦合輸出電感的新型次級箝位ZVZCS PWM DC/DC變換器,其反饋控制采用數字化方式。 論文分析了該新型變換器的工作原理,推導了變換器各種狀態時的參數計算方程;設計了以ARW芯片LPC2210為核心的數字化反饋控制系統,通過軟件設計實現了PWM移相控制信號的輸出;運用Pspice9.2軟件成功地對變換器進行了仿真,分析了各參數對變換器性能的影響,并得出了變換器的優化設計參數;最后研制出基于該新型拓撲和數字化控制策略的1千瓦移相控制零電壓零電流軟開關電源,給出了其主電路、控制電路、驅動電路、保護電路及高頻變壓器等的設計過程,并在實驗樣機上測量出了實際運行時的波形。 理論分析與實驗結果表明:該變換器拓撲能實現超前橋臂的零電壓開關,滯后橋臂的零電流開關;采用ARM微控制器進行數字控制,較傳統的純模擬控制實時反應速度更快、電源穩壓性能更好、外圍電路更簡單、設計更靈活等,為實現智能化數字電源創造了基礎,具有廣泛的應用前景和巨大的經濟價值。

    標簽: DCDC ARM 控制 全橋

    上傳時間: 2013-08-03

    上傳用戶:cc1

  • LDPC碼編碼器FPGA實現研究

    LDPC(低密度奇偶校驗碼)編碼是提高通信質量和數據傳輸速率的關鍵技術。LDPC碼應用于實際通信系統是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現的前提下,結合連續相位MSK調制,滿足歸一化信噪比SNR=2dB時,系統誤碼率低于10-4。根據課題背景,本文主要研究基于FPGA的LDPC編碼器設計與實現。 LDPC碼的編碼復雜度往往與其幀長的平方成正比,編碼復雜度大,成為編碼硬件實現的一個障礙;論文針對實際系統的預期指標,通過對多種矩陣構造算法的預選方案及影響LDPC碼性能參數仿真分析,基于1/2碼率,1024和2048兩種幀長,設計了三種編碼器的備選方案,分別為直接下三角編碼器,串行準循環編碼器和二階準循環編碼器。 對于每種編碼器,分別設計了其整體結構,并對每種編碼器的功能模塊進行深入研究,設計完成后利用第3方軟件MODELSIM對編碼器進行了時序仿真;根據時序仿真結果和綜合報告對三種編碼方案進行比較,最終選擇串行準循環編碼器作為硬件實現的編碼方案。 最后,在FPGA中硬件實現了串行準循環編碼器并對其進行測試,利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現性。

    標簽: LDPC FPGA 編碼器 實現研究

    上傳時間: 2013-08-02

    上傳用戶:林魚2016

  • OFDMMIMO系統接收機關鍵技術研究與FPGA實現

    近年來,移動通信技術在全球范圍內得到了迅猛的發展及應用,各種全新的無線通信概念層出不窮、各種新的體制及其關鍵技術日新月異。由于正交頻分復用(OFDM)技術可以高效地利用頻譜資源并有效地對抗頻率選擇性衰落,多入多出(MIMO)利用多個天線實現多發多收,在不增加帶寬和發送功率的情況下,可以成倍提高信道容量,因此OFDM-MIMO技術被廣泛認為是后三代通信系統(B3G)的關鍵技術,是當今移動通信領域研究的熱點。 本文對OFDM-MIMO通信系統接收機的關鍵技術--數字下變頻,OFDM同步、解調進行了相關研究,在多天線接收板的XC2VP70-5FF1704芯片上,完成了數字下變頻,OFDM同步和解調的FPGA設計與實現。通過功能仿真、時序仿真、板級電路測試,驗證了該設計的正確性。 本文首先介紹了OFDM基本原理以其特點,然后對同步技術和數字下變頻技術作了相應的介紹。同步是OFDM系統設計中的一項關鍵技術,即是針對系統中存在的時間偏差、頻率偏差進行定時恢復、頻偏的估計與補償,來減少各種同步偏差對系統性能的影響。數字下變頻是軟件無線電的核心技術之一,其基本功能是從高速中頻數字信號中提取所需的窄帶信號,將其下變頻為基帶信號,降低數據率,以供后續DSP器件作進一步處理。 在數字下變頻器的設計和實現方面,本文先介紹了數字下變頻器的原理和基本結構,然后根據系統要求對其進行了設計,并在實現上作了一些簡化,節約了硬件資源。 在對時間同步的設計和實現方面,本文采用了利用PN序列進行時間同步的算法。在實現上根據系統實際情況將數據分為四路分別與本地PN碼做滑動相關運算,更有效的利用了同步數據,達到了更好的同步性能。 在OFDM的頻率同步的設計和實現方面,本文采用重復的PN碼兩兩相關來估計頻偏值,并聯合一個二階負反饋環路進行補償。該算法利用環路自身噪聲帶寬抑制噪聲,提高頻率估計精度,并同時利用負反饋擴大頻偏估計范圍。本文在對算法的詳細研究分析的基礎上對其進行了FPGA設計與實現。

    標簽: OFDMMIMO FPGA 接收機

    上傳時間: 2013-04-24

    上傳用戶:heminhao

  • 利用AD650壓頻轉換器設計頻壓轉換器

    利用AD650壓頻轉換器設計頻壓轉換器:

    標簽: 650 AD 壓頻轉換器 轉換器

    上傳時間: 2013-06-03

    上傳用戶:pinksun9

  • SEED-XDS560PLUS仿真器驅動

    SEED-XDS560PLUS仿真器驅動

    標簽: SEED-XDS PLUS 560 仿真器

    上傳時間: 2013-06-16

    上傳用戶:tyler

  • 八路搶答器的課程設計

    搶答器除具有基本的搶答功能外,還具有定時、計時和報警功能。

    標簽: 搶答器

    上傳時間: 2013-04-24

    上傳用戶:pwcsoft

  • 四電壓比較器LM339的典型應用實例

    四電壓比較器LM339的典型應用實例: LM339集成塊內部裝有四個獨立的電壓比較器,該電壓比較器的特點是:1)失調電壓小,典型值為2mV;2)電源電壓范圍寬,單電源為2-36V,雙電源電壓為±1V-

    標簽: 339 LM 四電壓比較器 典型

    上傳時間: 2013-07-11

    上傳用戶:gaojiao1999

  • 熱電偶冷端溫度補償器的研制

    在溫差電偶實驗中,要保持冷端溫度恒定,通常是將其冷端置于冰水混和物中。這種方法需要制冰,實驗準備復雜,且效果也不很理想。對實驗進行改進,制作一臺冷端溫度補償器,用其取代冰水混和物。實踐證明,補償器工作

    標簽: 熱電偶 溫度 補償器

    上傳時間: 2013-05-27

    上傳用戶:hongmo

  • 基于JTAG口的ARM編程器研究與開發

    ARM微處理器的應用已經遍及工業控制、消費類電子產品、通信系統、網絡系統、無線系統等各類產品市場,占領了32位RISC微處理器75%以上的市場份額。 本文設計的基于JTAG接口的ARM編程器,以ARM微處理器作為CPU,利用其JTAG接口對Flash在線編程的技術,給以ARM為內核的應用板(數控系統硬件平臺)進行快速軟件升級。在分析相關技術的基礎上,給出了系統的總體設計方案,設計了系統的硬件和軟件。 首先詳細分析了JTAG技術、USB技術和Modem通信原理。編程器以USB口和RS-232口作為通信接口,以JTAG接口作為調試接口和編程接口。 其次,在分析編程器需求的基礎上,給出了系統的總體設計方案,選擇了主要的部件。系統硬件的核心部件采用了Philips LPC2144ARM芯片,擴展了JTAG接口、USB接口、Modem接口,同時又構造出了一個JTAG接口。該芯片具有SPI總線,采用與SPI兼容的外部Flash作為存儲器。編程器軟件在ADS集成開發環境下開發調試。 最后,對編程器技術實現上的不足作了分析和編程器設計的不完善之處作了總結,并對編程器的發展趨勢作了探討和展望。

    標簽: JTAG ARM 編程器

    上傳時間: 2013-06-16

    上傳用戶:mylinden

  • 高吞吐量LDPC碼編碼構造及其FPGA實現

    低密度校驗碼(LDPC,Low Density Parity Check Code)是一種性能接近香農極限的信道編碼,已被廣泛地采用到各種無線通信領域標準中,包括我國的數字電視地面傳輸標準、歐洲第二代衛星數字視頻廣播標準(DVB-S2,Digital Video Broadcasting-Satellite 2)、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統中的核心技術之一。 當今LDPC碼構造的主流方向有兩個,分別是結合準循環(QC,Quasi Cyclic)移位結構的單次擴展構造和類似重復累積(RA,Repeat Accumulate)碼構造。相應地,主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高,但是需要較多的寄存器和ROM資源;基于迭代譯碼的編碼算法實現簡單,但是吞吐量不高,且不容易構造高性能的好碼。 本文在研究了上述幾種碼構造和編碼算法之后,結合編譯碼器綜合實現的復雜度考慮,提出了一種切實可行的基于二次擴展(Dex,Duplex Expansion)的QC-LDPC碼構造方法,以實現高吞吐量的LDPC碼收發端;并且充分利用該類碼校驗矩陣準循環移位結構的特點,結合RU算法,提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構造方法,是通過對母矩陣先后進行亂序擴展(Pex,Permutation Expansion)和循環移位擴展(CSEx,Cyclic Shift Expansion)實現的。在此基礎上,為了實現可變碼長、可變碼率,一般編譯碼器需同時支持多個亂序擴展和循環移位擴展的擴展因子。本文所述二次擴展構造方法的特點在于,固定循環移位擴展的擴展因子大小不變,支持多個亂序擴展的擴展因子,使得譯碼器結構得以精簡;構造得到的碼字具有近似規則碼的結構,便于硬件實現;(偽)隨機生成的循環移位系數能夠提高碼字的誤碼性能,是對硬件實現和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用,使得實現復雜度近似與碼長成正比。考慮到吞吐量的要求,新編碼器結構完全拋棄了RU算法中串行的前向替換(FS,Forward Substitution)模塊,同時簡化了流水線結構,由原先RU算法的6級降低為4級;為了縮短編碼延時,設計時安排每一級流水線計算所需的時鐘數大致相同。 這種碼字構造和編碼聯合設計方案具有以下優勢:相比RU算法,新方案對可變碼長、可變碼率的支持更靈活,吞吐量也更大;相比基于生成矩陣的編碼算法,新方案節省了50%以上的寄存器和ROM資源,單位資源下的吞吐量更大;相比類似重復累積碼結構的基于迭代譯碼的編碼算法,新方案使高性能LDPC碼的構造更為方便。以上結果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明,上述基于二次擴展的QC-LDPC碼構造和相應的編碼方案能夠實現高吞吐量LDPC碼收發端,在實際應用中具有很高的價值。 目前,LDPC碼正向著非規則、自適應、信源信道及調制聯合編碼方向發展。跨層聯合編碼的構造方法,及其對應的編碼算法,也必將成為信道編碼理論未來的研究重點。

    標簽: LDPC FPGA 吞吐量 編碼

    上傳時間: 2013-07-26

    上傳用戶:qoovoop

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